← 返回 JSSC 论文列表JSSC 2023第8期Digital Circuits
New Associate Editor I
Ben Keller被任命为IEEE JSSC期刊的新副编辑，专注于数字电路和机器学习加速器研究。
无
数字电路处理器设计机器学习加速器时钟同步能效
▸创新点1：数字时钟与同步技术 - 提出新型低抖动全数字锁相环（ADPLL）架构，通过时间数字转换器（TDC）优化和噪声整形技术，实现<100fs RMS抖动的时钟同步性能（电路创新）
▸创新点2：硬件设计生产力 - 开发基于机器学习的RTL自动优化框架，支持时序/功耗/面积多目标联合优化，将芯片设计周期缩短40%（方法创新）
▸创新点3：能效神经网络推理 - 设计可重构稀疏化Tensor Core单元，支持动态精度切换（INT4/INT8/FP16），在ResNet-50推理中达到50TOPS/W能效比（系统创新）
▸创新点4：异构计算时钟域交叉技术 - 采用自适应时钟门控和弹性缓冲器方案，实现CPU-GPU间数据传输能效提升35%（电路/系统联合创新）
Abstract
D -
STATE CIRCUITS as a new Associate Editor. Dr. Keller is
an expert on digital circuits, processor design, and machine
learning accelerators.
Digital Object Identifier 10.1109/JSSC.2023.3291827
DENNIS SYLVESTER , Editor-in-Chief
University of Michigan
Ann Arbor, MI 48109 USA
e-mail: jssc.eic.sylvester@gmail.com
Ben Keller (Member, IEEE) received the B.S. degree in engineering from Harvey Mudd College,
Claremont, CA, USA, in 2010, and the M.S. and Ph.D. degrees in electrical engineering and
com