JSSC 2023第9期Data Converters40nmSAR ADC

A Bandwidth-Adaptive Pipelined SAR ADC With Three-Stage Cascoded Floating Invert

提出一种带宽自适应的流水线SAR ADC，采用三极联浮动反相放大器实现高能效和低噪声。

40nm CMOS, 40 MS/s, 821 µW, SNDR 75.7 dB

SAR ADC带宽自适应浮动反相放大器能效优化低噪声设计

▸创新点1：带宽自适应设计（系统创新）。通过动态调整带宽，实现不同采样率下的性能优化，确保在100倍采样率变化范围内保持一致的性能和可扩展的功耗。

▸创新点2：三极联浮动反相放大器（电路创新）。采用高增益三极联浮动反相放大器，实现精确的级间增益，提升ADC的稳定性和能量效率。

▸创新点3：动态带宽缩放技术（方法创新）。通过动态缩放带宽，实现快速稳定、低噪声和高能量效率的平衡，适用于不同事件率的应用场景。

▸创新点4：全动态操作（系统创新）。支持带宽和事件率的自适应调整，使ADC在不同工作条件下都能保持高效性能，适用于多种应用场景。

Abstract

This article presents a bandwidth-adaptive pipelined successive approximation register (SAR) analog- to-digital converter (ADC) with a cascoded floating inverter amplifier (FIA). The proposed amplifier embeds a high- gain three-stage FIA in the closed-loop operation, realizing an accurate interstage gain. It features dynamically scaled bandwidth, thereby offering fast settling, good stability, high energy efficiency, and low noise simultaneously. Its fully dynamic operation enables bandwidth and