← 返回 JSSC 论文列表JSSC 2023第9期Power Management28nmPLLClock Generation
A Novel LO Phase-Shifting System Based on Digital Bang-Bang PLLs With Background
一种基于数字Bang-Bang PLL的新型LO移相系统，具有高精度和低功耗特性。
28nm CMOS, 20mW功耗, 0.7毫度分辨率, 0.76° rms相位精度
LO移相系统数字Bang-Bang PLL相位调制DTC非线性CMOS
▸创新点1：采用直接相位调制方法在频率合成器内实现线性移相，无需校准即可达到0.76°的RMS相位精度和2.1°的峰峰值相位误差，解决了传统DTC非线性导致的移相失真问题（系统创新）
▸创新点2：提出数字相位偏移校正技术，通过消除时序偏差简化了参考时钟分配和DTC匹配需求，显著降低系统复杂度（方法创新）
▸创新点3：双核PLL同步架构设计，通过共享参考时钟驱动16调制器实现核心间同步，在28nm CMOS工艺下实现0.23mm²/核的面积效率和20mW/核的功耗（电路创新）
▸创新点4：实现8.5-10GHz范围内19位分辨率(0.7毫度)的360°连续移相能力，同时保持-58.7dBc带内分数杂散和-70dBc参考杂散的高频谱纯度（性能创新）
Abstract
An LO phase-shifting system based on digi-
tal fractional-N bang-bang phase-locked loops (PLLs) in the
8.5–10.0-GHz range is presented. A direct phase modulation
method is leveraged to perform LO phase-shifting directly
within the frequency synthesizer, leading to an inherently linear
phase-shifting characteristic, even in the presence of digital-to-
time converter (DTC) nonlinearities. Synchronization between
fractional-N PLL cores is achieved by clocking with the same
reference clock the 16 mo