← 返回 JSSC 论文列表
📄 下载 JSSC 原文 PDF
JSSC 2023第11期Data Converters28nmProcessor/CPU

An Error-Resilient RISC-V Microprocessor With a Fully Integrated DCDC V oltage R

提出一种集成误差恢复RISC-V核心和嵌入式DC-DC开关电容电压调节器的高能效微处理器。
28nm CMOS, 43 MHz, 0.57 pJ·µs
RISC-VDC-DC误差恢复开关电容能效
▸创新点1：原位错误检测与校正触发器（EDAC FFs）是一种电路创新，通过在触发器内部集成错误检测和校正功能，无需后硅校准即可实现时序裕度最小化，显著提高了处理器的可靠性和性能（43 MHz）。
▸创新点2：多速率逐次逼近算法（MRSA）是一种方法创新，用于优化开关电容电压调节器（SCVR）的转换效率，通过动态调整逼近速率，实现了高功率密度和快速负载调节，提升了整体能源效率。
▸创新点3：动态传导损耗最小化技术是一种系统创新，通过实时调整SCVR的传导路径，减少了能量损耗，进一步提高了电压调节器的转换效率，使系统在0.57 pJ·µs的EDP下达到高性能。
▸创新点4：错误弹性静态随机存取存储器（SRAM）接口技术是一种系统创新，结合EDAC FFs，实现了无需后硅校准的全系统错误弹性，显著降低了系统 footprint（0.42 mm²），同时保持了高计算性能。
Abstract
This article presents an energy-efficient micropro- cessor design that fully integrates an error-resilient RISC-V core and an embedded dc–dc switched-capacitor voltage regulator (SCVR). The proposed design achieves high energy efficiency, high computation performance, and a small system footprint through several innovations. First, in situ error detection and correction (EDAC) flip-flops (FFs) and an error-resilient static random access memory (SRAM) interfacing technique enable error resilience