← 返回 JSSC 论文列表JSSC 2023第12期Data Converters28nmSAR ADCDAC
A 525-dB 2 Time-Interleaved 28-GSs SAR ADC With 5-bitCycle Time-Domain Quantizat
一款采用时间交织技术的28GS/s SAR ADC，通过时间域量化实现高能效转换。
28-GS/s采样率，51.79-dB SNDR，72.36-dB SFDR，18mW功耗
SAR ADC时间域量化电压-时间转换时间交织高能效
▸创新点1：线性化可配置电压-时间缓冲器（电路创新）。该缓冲器通过动态配置时间域量化器的满量程输入，实现了单电容DAC的使用，同时隔离了后端时间域量化器与CDAC，有效提升了3 GHz以上的有效分辨率带宽。
▸创新点2：时间域量化技术（方法创新）。采用5-bit/cycle的时间域量化方法，显著提高了转换速度，支持2.8 GS/s的采样率，同时通过动态调整满量程输入减轻了后端周期的残余电压对量化器精度的苛刻要求。
▸创新点3：两阶段补偿方案（电路创新）。该方案有效抑制了电压-时间缓冲器的非线性，提升了整体系统的线性度，使得ADC在0.9 V供电下实现了51.79 dB的SNDR和72.36 dB的SFDR。
▸创新点4：2×时间交织技术（系统创新）。通过时间交织技术进一步提升了ADC的采样速率，同时保持了低功耗特性，最终实现了20.3 fJ/conversion-step的Walden FoM。
Abstract
This article presents a high-speed 5-bit/cycle
successive-approximation register (SAR) analog-to-digital con-
verter (ADC) facilitated by a linearized configurable voltage-
to-time (V2T) buffer with time-domain (TD) quantization.
Configuring the TD full-scale (TD-FS) input of the TD quantizer
among cycles allows a single capacitive digital-to-analog converter
(CDAC). The configuration is accomplished by the V2T buffer,
which also provides isolation between the backend TD quantizer
and CDAC, thus