JSSC 2024第2期Power Management65nmPLL

A 128150-GHz Low-Jitter Fractional- N Subsampling PLL Using a V oltage-Domain Qu

提出一种低抖动、低分数杂散的分数-N子采样锁相环，采用DAC后消除量化误差技术

65nm CMOS, 7.3mW, 104fs rms抖动, -58dBc分数杂散

子采样锁相环低抖动分数-N量化误差消除数字预失真

▸创新点1：双时钟相位采样（DCP采样）是一种方法创新，通过交替使用两个时钟相位进行采样，确保采样保持电路（SH）的增益KSH始终保持在较高水平，从而有效抑制DAC引入的抖动，提升系统整体性能。

▸创新点2：二阶曲线拟合数字预失真（SCF-DPD）是一种数字信号处理创新，通过对DAC的非线性特性进行精确建模和补偿，显著提高了量化误差（Q-error）的消除精度，使DAC能够更准确地抵消量化噪声。

▸创新点3：DAC后消除量化误差是一种系统架构创新，将量化误差消除环节移至采样保持电路之后，利用SH电路的增益抑制DAC抖动，从而降低整体均方根抖动（104 fs）和分数杂散（-58 dBc）。

▸创新点4：采用65nm CMOS工艺实现，在14GHz输出频率下功耗仅为7.3mW，展现了低功耗设计创新，同时兼顾了高频性能和能效比。

Abstract

This article presents a low-jitter, low-fractional spur fractional- N subsampling phase-locked loop (SSPLL) that generates an output frequency, fOUT, that ranges from 12.8 to 15.0 GHz. Conventionally, fractional- N SSPLLs remove the quantization error (Q-error) of the delta–sigma modulator (16M) before the sample-and-hold (SH) circuit using a digital- to-time converter (DTC). As a result, the in-band noise of those SSPLLs is saturated by the jitter of the DTC, and the overall rms jitter is incre