JSSC 2024第6期RF & Wireless45nmPower Amplifier

A 200-GHz Power Amplifier With 187-dBm Psat in 45-nm CMOS SOI A Model-Based Larg

提出一种新型级联功率放大器设计，在45nm CMOS SOI工艺下实现200GHz高频高功率输出。

45nm CMOS SOI, 200GHz, 18.7-dBm Pout, 4.8% PAE, 14.6dB增益

功率放大器CMOS SOI200GHz级联设计功率合成

▸创新点1：采用级联堆叠单元设计（方法创新）。通过三阶段不同堆叠架构（2/3/5堆叠）的级联设计，优化了功率放大器的增益和效率，最终实现18.7-dBm输出功率和4.8% PAE，显著提升了高频性能。

▸创新点2：高频晶体管建模优化输出功率和效率（方法创新）。基于高频晶体管建模分析堆叠单元，提出了一种最大化输出功率和效率的方法论，为毫米波PA设计提供了理论依据。

▸创新点3：低损耗4:1零度合路器功率合成（电路创新）。采用创新的零度合路器结构，实现了四路PA单元的高效功率合成，降低了合成损耗，提升了整体输出功率。

▸创新点4：45-nm CMOS SOI工艺实现（系统创新）。在45-nm CMOS SOI工艺上实现了200 GHz PA，展示了硅基工艺在太赫兹频段的潜力，为低成本集成解决方案提供了参考。

Abstract

This article proposes a novel approach on cascaded series-connected power amplifier (PA) design. High-frequency transistor modeling is employed to analyze the stacked cell, and a methodology is developed to maximize the output power ( Pout) and power-added efficiency (PAE) of each cell. The Pout and power gain of the cell are studied, and the optimum operation point is determined. A proof-of-concept integrated PA is implemented in a 45-nm CMOS silicon-on-insulator (SOI) process, where stacking a