JSSC 2024第7期Memory40nmSRAMDRAM

A Benchmark of Cryo-CMOS Embedded SRAMDRAMs in 40-nm CMOS Rob A Damsteegt Ramon

本文比较了40nm CMOS工艺下SRAM与DRAM在室温至4.2K低温下的性能，提出低温存储器设计指南。

40nm CMOS, 4.2K, 75kHz

低温CMOSSRAMDRAM功耗优化量子处理器

▸创新点1：首次在40-nm CMOS工艺下对低温（4.2 K）SRAM和DRAM进行全面性能对比测试，填补了低温CMOS存储器基准测试的空白，为量子处理器接口电路设计提供关键数据支撑。

▸创新点2：提出低温环境下2T低阈值电压（LVT）DRAM架构，通过利用低温下泄漏电流降低的特性，将数据保留时间提升40,000倍，在访问频率高于75 kHz时功耗效率比SRAM高2倍，实现显著的功耗优化。

▸创新点3：系统总结了低温CMOS存储器设计指南，包括应对阈值电压升高、亚阈值泄漏降低以及参数变异增大的具体设计策略，为后续低温存储器设计提供方法论指导。

▸创新点4：揭示了低温环境下DRAM相比SRAM的独特优势，颠覆了传统室温设计中SRAM主导高速应用的认知，为低温计算系统存储器架构选择提供新方向。

Abstract

The interface electronics needed for quantum processors require cryogenic CMOS (cryo-CMOS) embedded digital memories covering a wide range of specifications. To identify the optimum architecture for each specific application, this article presents a benchmark from room temperature (RT) down to 4.2 K of custom SRAMs/DRAMs in the same 40-nm CMOS process. To deal with the significant variations in device parameters at cryogenic temperatures, such as the increased threshold voltage, lower subthresho