JSSC 2024第7期Clocking & PLLs65nmPLL

A Multireference PLL Theory and Implementation Hongzhuo Liu Graduate Student Me

提出多参考时钟PLL架构，降低参考相位噪声，实现16.1 fs抖动。

65nm CMOS, 16.1 fs抖动

多参考PLL相位噪声低抖动参考缓冲器晶体振荡器

▸创新点1：多参考时钟PLL架构（系统创新） - 提出了一种新型的多参考时钟PLL架构，通过同时使用多个参考时钟源，显著降低了参考相位噪声对整体系统性能的影响，实现了16.1 fs的超低抖动性能。

▸创新点2：参考相位噪声降低技术（方法创新） - 通过理论分析和噪声建模，揭示了参考缓冲器（包括封装晶体振荡器和片上缓冲器）是参考相位噪声的主要来源，并提出了针对性的优化方法。

▸创新点3：高参考频率设计（电路创新） - 通过提高参考频率，有效降低了参考缓冲器的相位噪声，这一设计在65-nm CMOS工艺中实现，验证了其可行性和高效性。

▸创新点4：噪声模型分析与优化（方法创新） - 提供了详细的噪声模型分析，为多参考时钟PLL的设计和优化提供了理论依据，进一步提升了系统的稳定性和性能。

Abstract

The limitation of reference phase noise (PN) causes problems for the very low-jitter phase-locked loops (PLLs), which is increasingly critical and may be an impediment toward 10 fs jitter. This article presents a multireference PLL (MRPLL) architecture featuring the ability to reduce reference PN by using more reference clocks. The architecture evolution, noise model analysis, and circuit design considerations are presented. Theoretically, the major contributor of reference PN is the reference b