JSSC 2024第10期Clocking & PLLs28nmPLL

A Jitter Programmable Digital Bang-Bang PLL Using PVT-Invariant Stochastic Jitter Monitor Yong-Jo Kim

提出一种可编程抖动的数字Bang-Bang锁相环，通过随机抖动监测和自动带宽控制实现目标抖动调节。

2.88 GHz, 0.26 ps rms jitter, -225 dB FoM

数字锁相环Bang-Bang控制抖动监测PVT不变CMOS

▸创新点1：可编程输出抖动 - 通过用户定义的抖动值实现输出抖动的精确控制，采用数字Bang-Bang锁相环（DBPLL）架构，允许动态调整抖动水平以满足不同应用需求，技术贡献在于实现了0.26 ps的RMS抖动精度。

▸创新点2：PVT不变的随机抖动监测电路（JMC） - 设计了一种新型抖动监测电路，能够在不同工艺、电压和温度（PVT）条件下保持稳定的抖动测量性能，技术贡献在于消除了PVT变化对抖动测量的影响。

▸创新点3：自动环路带宽控制 - 通过实时监测抖动并自动调整环路带宽，优化了锁相环的功耗和性能平衡，技术贡献在于实现了-225 dB的FoM（性能指标），在基于环形振荡器的BBPLL中达到领先水平。

▸创新点4：系统级功耗优化 - 结合抖动监测和带宽控制，动态调整功耗以实现目标抖动，技术贡献在于在2.88 GHz工作频率下实现了高效的功耗管理，适用于高性能低功耗应用场景。

Abstract

We propose a digital bang-bang phase locked-loop (DBPLL) whose output rms jitter can be set to a user-defined value. By using a stochastic jitter monitoring circuit (JMC) and automatic loop bandwidth control, the proposed BBPLL can adjust its power consumption to obtain the desired target jitter during its initial set-up, regardless of conditions in process, voltage, and temperature (PVT). Implemented in 28 nm CMOS, the prototype PLL achieves rms jitter within 0.26 ps difference of the target jitter under various PVT conditions while operating at 2.88 GHz and achieving FoM of −225 dB which is state-of-the-art for ring oscillator-based BBPLLs.