JSSC 2025第2期OtherSub 3 nm GAA

A 18 V GPIO With Design Technology Reliability Co Optimization in Sub 3 nm GAA

一篇关于在3纳米以下GAA技术中优化18V GPIO设计与可靠性的JSSC论文

18V GPIO

IEEE JSSC18V GPIO设计技术协同优化GAA技术可靠性优化

▸创新点1：设计技术协同优化（方法创新），通过集成设计与工艺优化流程，显著提升了电路的可靠性和性能，特别是在18V高压环境下，优化了器件参数和布局。

▸创新点2：18V GPIO实现（电路创新），设计了适用于18V高压环境的通用输入输出接口电路，解决了高压应用中的电气隔离和信号完整性挑战，提升了系统的兼容性和稳定性。

▸创新点3：GAA技术应用（工艺创新），在亚3纳米节点采用全环绕栅极（GAA）晶体管技术，显著提高了器件的开关速度和能效，同时降低了漏电流，适用于高性能计算和低功耗应用。

▸创新点4：可靠性验证（系统创新），通过全面的可靠性测试和仿真，验证了电路在极端条件下的长期稳定性，确保了设计在实际应用中的高可靠性和耐久性。