← 返回 JSSC 论文列表JSSC 2025第3期RF & Wireless16nm
A 112-Gbs 82-dBm Sensitivity 4-PAM Linear TIA in 16-nm CMOS With Co-Packaged Ph
16nm FinFET CMOS工艺下112Gb/s 4-PAM线性TIA，支持下一代数据中心光接收器。
63-dBΩ增益, 32-GHz带宽, 16.9 pA/√Hz噪声密度, 0.9V供电, 47mW功耗
线性TIA4-PAMFinFET CMOS宽带低噪声数据中心
▸创新点1：三阶段TIA结构（电路创新）。该论文提出了一种三阶段TIA结构，包括一个分流反馈级、数字可编程连续时间线性均衡器（CTLE）和可变增益放大器（VGA）。这种结构通过分阶段处理信号，有效提高了带宽和噪声性能，支持112-Gb/s的4-PAM调制。
▸创新点2：宽带低噪声设计（电路创新）。通过在第一阶段采用较低带宽设计，并结合提出的带宽恢复CTLE，实现了宽带低噪声设计。该设计在32-GHz带宽下，平均输入参考电流噪声密度仅为16.9 pA/√Hz，显著提升了接收器的灵敏度。
▸创新点3：单端转伪差分架构（电路创新）。采用基于逆变器的单端架构，并在最后阶段实现单端到伪差分的转换，降低了功耗。该设计在0.9V电源电压下仅消耗47mW功率，同时保持了高增益（63-dBΩ）和宽带宽（32-GHz）。
▸创新点4：光电二极管到接收器互连优化（系统创新）。通过优化光电二极管到接收器的互连设计，并结合多种电感峰值技术，进一步扩展了TIA的带宽。这种优化确保了112-Gb/s 4-PAM接收的稳定性，无需后均衡即可满足前向纠错（FEC）符号错误率（SER）要求。
Abstract
A flip-chip co-packaged linear transimpedance
amplifier (TIA) in 16-nm fin field effect transistor (FinFET)
CMOS demonstrating 112-Gb/s four-level pulse-amplitude modu-
lation (4-PAM) with −8.2-dBm sensitivity is presented in support
for optical receivers required in the next-generation intra-
data center links. A proposed three-stage TIA is comprised
of a shunt-feedback stage followed by digitally programmable
continuous-time linear equalizers (CTLEs) and a variable gain
amplifier (VGA). Broadband l