JSSC 2025第3期Data Converters40nmSAR ADC

A 13b 600-675MSs Tri-State Pipelined-SAR ADC With Inverter-Based Open-Loop Resid

一款采用三态SAR逻辑和开环逆变器残差放大器的13位高速ADC

40nm CMOS, 1.1-1.2V, 600-675MS/s, 62.4dB SNDR, 7.05mW

流水线SAR ADC三态逻辑开环残差放大器亚稳态利用高速转换

▸创新点1：利用比较器亚稳态实现三态SAR逻辑（方法创新）。通过精确控制比较器的亚稳态边界（±1/4 LSB），将传统SAR ADC的二元判决扩展为三态输出，显著提升转换效率，使有效位数（ENOB）最高可增加1位，同时保持600-675MS/s的高采样率。

▸创新点2：基于逆变器的开环残差放大器设计（电路创新）。采用开环结构的逆变器作为残差放大器，简化电路实现复杂度，其增益由gm比率精确控制，无需额外补偿电路，在40nm CMOS工艺下实现7.05mW超低功耗。

▸创新点3：PVT变化免疫的增益控制（系统创新）。通过gm比率定义RA增益，使放大器性能对工艺、电压和温度（PVT）变化具有天然鲁棒性，实测在-40°C至125°C温度范围和1.1-1.2V电源电压波动下，SNDR标准差仅1.7dB。

▸创新点4：高动态范围与Nyquist性能优化（性能创新）。在625MS/s采样率下实现67dB动态范围（DR）和62.4dB SNDR的Nyquist输入性能，兼顾高速与高精度，突破传统pipelined-SAR ADC的带宽-精度权衡限制。

Abstract

This article presents a 13-b high-speed pipelined- successive-approximation-register (pipelined-SAR) analog- to-digital converter (ADC). By utilizing the comparator metastability, a tri-state SAR logic is introduced to achieve a fast approximation process. The tri-state SAR outputs three states by one comparator after each comparison cycle, and the effective-number-of-bits (ENOBs) can improve up to 1 b when the metastability boundary is set at ±1/4 LSB. In addition, an open-loop inverter-based r