← 返回 JSSC 论文列表JSSC 2025第3期Clocking & PLLs28nmPLL
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital P
本文提出了一种低抖动和低带外噪声的双核分数-N数字PLL，采用新技术优化功耗与噪声平衡。
28nm CMOS, 0.47mm²核心面积, 8.5-10.5GHz频率, 36mW功耗, 72fs抖动, -59.7dBc分数杂散, -140.7dBc/Hz带外噪声
低抖动分数-N PLL数字控制振荡器带外噪声功耗优化
▸创新点1：数字周期平均技术（方法创新） - 该技术在系统后台运行，通过低功耗XOR四倍频器为ΔΣ调制器提供时钟，有效抑制DCO量化噪声，同时优化功耗与噪声的平衡，实现72 fs的极低积分抖动。
▸创新点2：真同相组合电路（电路创新） - 采用数字辅助功率合成技术，将两个PLL输出信号进行精确同相组合，显著降低噪声源影响，实测带外噪声低至-140.7 dBc/Hz@10MHz。
▸创新点3：双核分数-N数字PLL架构（系统创新） - 通过双核协同工作提升频率合成精度，支持8.5-10.5 GHz宽范围输出，在0.47 mm²面积和36 mW功耗下实现-59.7 dBc的最差分数杂散抑制。
▸创新点4：混合噪声优化策略（方法创新） - 结合数字周期平均与真同相组合技术，动态分配双核资源，在近整数信道下达成72 fs rms抖动的业界领先性能。
Abstract
This work presents a low-jitter and low out-of-
band noise two-core fractional- N digital bang-bang phase-locked
loop (PLL). Two novel techniques are introduced to efficiently
suppress the quantization noise (QN) of the digitally controlled
oscillator (DCO) and to achieve an optimal trade between power
consumption and PLL noise. The digital period averaging tech-
nique, working in background of the main system, enables the use
of a low-power
XOR -based quadrupler for clocking /Delta1/Sigma1modula