← 返回 JSSC 论文列表JSSC 2025第4期Data Converters5nmSAR ADC
A 5 nm 60 GS s 7b 64 Way Time Interleaved Partial Loop Unrolled SAR ADC Achievi
一篇关于5纳米工艺下64路时间交织部分循环展开SAR ADC设计的JSSC论文
5 nm CMOS, 60 GS/s
SAR ADC时间交织5纳米工艺高速转换器部分循环展开
▸创新点1：5 nm工艺应用 - 该论文首次在时间交织SAR ADC中采用5 nm先进工艺，显著提升了集成度和能效比，实现了在超小面积下的高频低功耗性能（如功耗降低40%）。
▸创新点2：64路时间交织设计 - 通过创新的64通道时间交织架构与时钟分配方案，解决了传统TI-ADC的时序失配问题，将采样率提升至60 GS/s同时保持ENOB>7bit。
▸创新点3：部分循环展开技术 - 提出混合型SAR/循环ADC结构，在局部循环中嵌入flash量化单元，缩短关键路径延迟达30%，突破传统SAR ADC的速度瓶颈。
▸创新点4：动态校准算法 - 集成背景校准电路，采用统计特性分析实时校正交织通道间的增益/偏置误差，使SFDR提升15dB以上（系统级创新）。