← 返回 JSSC 论文列表JSSC 2025第4期Data ConvertersSAR ADC
A 7 bit 175 GS s 69 fJ conv step FoMw Loop Unrolled Fully Asynchronous SAR ADC
本文介绍了一种7位175GS/s、69fJ/转换步长的全异步SAR ADC。
7 bit, 175 GS/s, 69 fJ/conv-step
SAR ADC全异步环路展开低功耗高速
▸创新点1：全异步SAR架构，采用完全异步的控制逻辑，避免了传统同步SAR ADC中的时钟树设计，显著降低了功耗和面积，同时提高了转换速度。
▸创新点2：环路展开技术，通过将SAR ADC的环路展开，实现了并行处理，大幅提升了采样率，达到175 GS/s，同时保持了较低的功耗。
▸创新点3：低功耗设计，通过优化电路结构和控制逻辑，实现了69 fJ/conv-step的能效比，显著降低了整体功耗，适用于高频率应用场景。
▸创新点4：7位分辨率设计，在保证高采样率的同时，通过精确的电路设计，实现了7位的高分辨率，满足了高精度应用的需求。