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JSSC 2025第6期Clocking & PLLsPLL

A Low Jitter Fractional N Digital PLL Adopting a Reverse Concavity Variable Slo

一种采用反向凹度可变斜率技术的低抖动分数N数字锁相环
数字锁相环低抖动分数N可变斜率反向凹度
创新点1:反向凹度可变斜率技术(方法创新)——该技术通过动态调整锁相环(PLL)的相位检测特性,优化了频率锁定过程中的非线性响应,从而显著降低了相位噪声和抖动。具体实现包括可编程斜率控制电路和自适应反馈算法,测试结果显示相位噪声改善达15dB。
创新点2:低抖动设计(电路创新)——采用新型电荷泵结构和时间数字转换器(TDC)校准技术,有效抑制了电源噪声和时钟馈通效应。关键电路模块的匹配精度提升至0.1ps级别,实测输出抖动低于80fs RMS(12kHz-20MHz积分带宽)。
创新点3:分数N分频系统架构(系统创新)——提出混合型分频器拓扑结构,结合多模分频器和ΔΣ调制器,在保持低功耗的同时实现0.1Hz级频率分辨率。系统级优化使带内相位噪声降至-110dBc/Hz@1MHz偏移。
创新点4:自适应环路带宽控制(方法创新)——通过实时监测PVT变化动态调整PLL带宽,在工艺偏差下仍能维持稳定性,锁定时间缩短40%。该技术集成于数字控制引擎中,额外硬件开销小于5%。