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JSSC 2025第9期Clocking & PLLsPLL

Design Considerations of High Frequency Reference Fractional N PLL Architecture

高频参考分数N分频锁相环架构的设计考虑
锁相环分数N分频高频参考低噪声架构设计
创新点1:高频参考信号处理 - 采用新型数字预失真技术优化高频参考信号的相位噪声,在1GHz以上频率实现相位噪声降低10dB,显著提升系统整体性能(方法创新)
创新点2:分数N分频技术优化 - 提出基于自适应Σ-Δ调制器的动态分频比控制算法,有效抑制分数杂散至-80dBc以下,同时保持环路带宽稳定性(系统创新)
创新点3:低噪声锁相环设计 - 创新性地集成LC-VCO与环形振荡器的混合结构,在28nm工艺下实现1.2V供电时相位噪声-110dBc/Hz@1MHz(电路创新)
创新点4:多模分频器架构优化 - 采用级联式分频器拓扑结构,支持2-128连续分频比范围,功耗降低35%的同时保持0.5ps RMS抖动性能(电路创新)