← 返回 JSSC 论文列表JSSC 2025第10期RF & Wireless22nm FD-SOIPLLRadar
A CMOS 4963-GHz Phase-Locked Stepped-Chirp FMCW Radar Transceiver Xuyang Liu Gr
一款采用22nm FD-SOI工艺的49-63 GHz双PLL锁相步进啁啾FMCW雷达收发器
EIRP 9dBm, PN -101.09dBc/Hz@1MHz, RX NF 10dB, 测距5m, 分辨率1.4cm
毫米波雷达FMCW双PLLFD-SOI相控阵
▸创新点1：双PLL架构实现宽带宽（系统创新） - 采用参考PLL和混频PLL的双PLL架构，将49-63 GHz频段分为两个子啁啾信号，有效扩展了带宽至14 GHz，避免了超宽带TRX模块的设计挑战，显著提升了系统性能。
▸创新点2：支持自由运行和锁相操作（系统创新） - 雷达TRX设计支持两种工作模式，自由运行模式提供灵活性，锁相模式确保频率稳定性，增强了系统在不同应用场景下的适应性。
▸创新点3：集成线性阵列串馈贴片天线（电路创新） - 在22nm FD-SOI工艺中集成了线性阵列串馈贴片天线，实现了9 dBm的EIRP和-101.09 dBc/Hz的相位噪声，提升了天线效率和信号质量。
▸创新点4：高精度测距性能（性能创新） - 通过优化的双PLL架构和天线设计，实现了5米的最大测距距离和1.4厘米的测距分辨率，展示了卓越的雷达性能。
Abstract
A 49–63 GHz phase-locked stepped chirp frequency
modulated continuous wave (FMCW) radar transceiver (TRX)
in a 22-nm fully depleted silicon on insulator (FD-SOI) process
is presented. To achieve the desired large bandwidth (BW), the
frequency range is split into two sub-chirps, each controlled
by distinct phase-locked loops (PLLs)—a reference PLL and a
mixing PLL. This novel dual-PLL architecture facilitates a wide
effective BW without the need for designing ultra-wideband
TRX blocks. This radar