ISSCC 2018Session 16Wireline I/O
该论文提出了一种用于高反射内存接口的紧凑型单端收发器（TRX）和时钟数据恢复（CDR）电路，采用相位差调制技术，实现了7.8Gb/s/pin的数据速率和1.96pJ/b的能效，有效解决了长尾符号间干扰（ISI）问题。
▸提出相位差调制方案，针对高反射通道优化信号完整性。
▸设计紧凑型单端TRX和CDR，在低功耗下实现高数据率。
ISSCC 2017Session 5Analog Circuits
该论文提出了一种全集成、超低功耗的带隙电压和电流参考电路，仅消耗9.3nW功率，解决了传统参考电路在超低功耗实现中性能不稳定的问题。通过创新的电路设计，在极低功耗下实现了对工艺、电压和温度变化的强抗扰性。
▸提出了一种9.3nW的全集成带隙电压和电流参考电路，同时提供稳定的电压和电流输出。
▸采用新型低功耗架构，在纳瓦级功耗下保持传统带隙参考的高精度和温度稳定性。
ISSCC 2014Session 2Wireline I/O65nm CMOS
该论文提出了一种系数误差鲁棒的前馈均衡发射机（B-FFE TX），用于大规模并行链路，通过利用信道损耗抑制由系数误差引起的眼图扰动，无需校准即可实现230%的眼图变化改善。解决了纳米工艺下校准开销大的问题。
▸提出系数误差鲁棒的B-FFE架构，利用信道损耗自然抑制眼图扰动，免除校准需求。
▸在65nm CMOS工艺中实现230%眼图变化改善，无需额外校准电路，降低硬件成本。