ISSCC 2026Session 10Digital Circuits2nm CMOS
本文提出了一种2nm时钟边沿架构（CEA），用于NPU矩阵乘法单元，通过采用双边缘触发（DET）触发器和时钟门控电路以及自适应时钟占空比控制器，在保持相同性能的同时将时钟频率减半。硅测量结果显示，与传统设计相比，时钟功耗降低约39-40%，总动态功耗降低7-15%，解决了高性能处理器中时钟功耗过大的问题。
▸提出整体时钟边沿架构，利用双边缘触发器实现时钟频率减半而性能不变。
▸设计了双边缘触发的时钟门控电路和自适应时钟占空比控制器，进一步优化功耗。
ISSCC 2021Session 35Digital Circuits7nm
本文提出了一种线程级电源管理方法，用于在7nm Hexagon DSP处理器中实现电流和温度限制，以提升高性能计算的能效和可靠性。通过自适应数字技术，该系统在多媒体和机器学习应用中优化功耗和热管理。
▸提出基于线程级的动态电源管理架构，实现对电流和温度的实时限制。
▸在7nm工艺的Hexagon处理器中集成自适应数字技术，提升变化容忍度。
ISSCC 2010Session 15Digital Processors45nm CMOS
本文提出了一种用于移动CPU的45nm CMOS 13端口64字41位全相联内容可寻址寄存器文件，通过寄存器重命名技术解决数据冒险，提高指令并行度。该设计采用全相联CAM结构，支持3个写端口，实现了高性能低功耗的寄存器文件。
▸采用全相联内容可寻址（CAM）结构实现寄存器文件，支持快速查找和数据冒险消除。
▸设计了13端口（3写端口）的多端口寄存器文件，满足双发射乱序超标量处理器需求。