ISSCC 2018Session 25Wireline I/O65nm CMOS
本文提出了一种基于晶振频率四倍频的5GHz时钟乘法器，通过提高振荡器噪声抑制带宽来改善相位噪声，在65nm CMOS工艺中实现了370fsrms抖动和6.5mW功耗。解决了传统基于环形振荡器的时钟乘法器因参考频率限制导致噪声抑制带宽不足的问题。
▸提出使用晶体振荡器频率四倍频产生低噪声参考，突破了传统PLL/MDLL/ILCM中参考频率对噪声抑制带宽的限制。
▸实现了高带宽噪声抑制，在5GHz输出下仅消耗6.5mW功耗，同时获得370fsrms的低抖动性能。
ISSCC 2017Session 8Digital Circuits65nm CMOS
该论文提出了一种基于级联环的数字注入锁定时钟倍频器，在65nm CMOS工艺下实现了2.5-5.75GHz的频率范围、5mW功耗和0.3ps rms抖动。通过边缘替换技术有效抑制环形振荡器噪声，解决了传统PLL噪声抑制带宽受限的问题。
▸采用级联环结构实现数字注入锁定，提高了噪声抑制带宽并降低了抖动。
▸在低功耗（5mW）下实现了宽频率范围（2.5-5.75GHz）和低抖动（0.3ps rms），优于传统PLL方案。