机构

Chih-Hsien Chang1

2 篇

ISSCC 2022Session 23Clocking & PLLs
A Cascaded PLL (LC-PLL + RO-PLL) with a Programmable Double Realignment Achieving 204fs Integrated Jitter (100kHz to 100MHz) and -72dB Reference Spur
Tsung-Hsien Tsai1, Ruey-Bin Sheen1, Sheng-Yun Hsu1, Ya-Tin Chang1,
本文提出一种级联PLL架构，由第一级LC-PLL和第二级RO-PLL组成，并采用可编程双对齐技术，实现了204fs的积分抖动（100kHz至100MHz）。该设计有效抑制了带内相位噪声，解决了传统PLL在大分频比下抖动恶化的问题。
▸提出LC-PLL与RO-PLL级联架构，结合两阶段优势实现低抖动。
▸引入可编程双对齐技术，进一步优化相位噪声并提高系统灵活性。
Chih-Hsien Chang1, Robert Bogdan Staszewski2 TSMC, Hsinchu, 204fs integrated jitter (100kHz to 100MHz)
ISSCC 2018Session 28Wireless16nm FinFET
A 0.45V Sub-mW All-Digital PLL in 16nm FinFET for Bluetooth Low-Energy (BLE) Modulation and Instantaneous Channel Hopping Using 32.768kHz Reference
Min-Shueh Yuan1, Chao-Chieh Li1, Chia-Chun Liao1, Yu-Tso Lin1,
该论文提出了一种在16nm FinFET工艺中实现的0.45V亚毫瓦全数字PLL，用于蓝牙低功耗（BLE）调制和瞬时信道跳频。通过降低DCO的闪烁相位噪声，允许在接收数据包期间冻结调谐字更新并直接FM调制DCO，从而在低功耗下实现快速信道获取和相位噪声抑制。
▸采用0.45V超低电压供电，实现亚毫瓦级功耗的全数字PLL架构。
▸通过降低DCO闪烁相位噪声，在接收数据包期间冻结调谐字更新并直接FM调制DCO，简化了调制路径并降低了功耗。
Chih-Hsien Chang1, Robert Bogdan Staszewski2 TSMC, Hsinchu,