ISSCC 2020Session 17Clocking & PLLs
该论文提出了一种12.5GHz分数-N类型-I采样PLL，通过采用采样技术实现了58fs的集成抖动，解决了传统模拟PLL中大型模拟滤波器难以在纳米级CMOS工艺中缩放的问题，同时避免了数字PLL中时间数字转换器的量化噪声。
▸提出了一种类型-I采样PLL架构，利用采样技术实现低抖动和分数-N频率合成。
▸通过优化环路设计和噪声抑制技术，在12.5GHz输出频率下实现了58fs的集成抖动，满足5G毫米波收发器对低抖动时钟的需求。
ISSCC 2020Session 17Clocking & PLLs
该论文提出了一种12.8-15.2GHz分数-N数字Bang-Bang锁相环，采用数字频率误差恢复技术实现快速锁定，同时达到66fsrms的超低抖动，满足5G毫米波频段对本地振荡器低于90fsrms的抖动要求。相比模拟PLL，该设计在功耗和面积上更具优势。
▸提出数字频率误差恢复机制，在锁定过程中快速纠正频率误差，显著缩短锁定时间，同时保持低抖动性能。
▸采用Bang-Bang鉴相器与数字环路滤波器，避免了模拟PLL中面积大的无源滤波器，实现了小面积和低功耗。