ISSCC 2016Session 10Wireline I/O32nm SOI CMOS
该论文提出了一种12至26GHz的分数-N锁相环，采用双连续调谐LC-D/VCO架构，解决了宽带PLL中频率调谐范围与相位噪声之间的权衡问题。通过双VCO的连续调谐，避免了传统多频带切换带来的校准复杂度和噪声退化。
▸提出双连续调谐LC-D/VCO架构，实现12-26GHz的宽频率覆盖，无需频带切换校准。
▸采用分数-N锁相环设计，结合双VCO的连续调谐特性，在宽调谐范围内保持低相位噪声。
ISSCC 2015Session 10Wireline I/O32nm SOI CMOS
该论文提出了一种在32nm SOI CMOS工艺中实现的13.1至28GHz分数-N锁相环（PLL），通过引入ΔΣ噪声消除方案来抑制分数-N合成中的确定性噪声分量，从而在宽调谐范围内生成干净的时钟信号，适用于可重构无线电和雷达等噪声敏感应用。
▸提出了宽调谐范围（13.1-28GHz）的分数-N PLL架构，覆盖多个频段。
▸设计了ΔΣ噪声消除方案，有效降低分数-N PLL中的确定性相位噪声。