机构

Institute of Semiconductors

2 篇

ISSCC 2026Session 8Wireline I/O28nm CMOS
A 112Gb/s 0.76pJ/b Reference-less Mixed-Signal PAM-4 CDR in 28nm CMOS
Zhaoyu Zhang*1,2, Yiqing Xu*1,2, Jian Liu1,2, Nanjian Wu1,2, Zhao Zhang1,2, Liyuan Liu1,2
本文提出了一种112Gb/s的混合信号无参考PAM-4时钟数据恢复电路，采用对称线性鉴相器和bang-bang鉴频鉴相器的混合架构，结合频率捕获控制器和DCC-PEC-merged MPCG，解决了超过100Gb/s数据率下无参考PAM-4 CDR的设计难题。在28nm CMOS工艺中实现了0.76pJ/b的能效和0.11UIPP的抖动容限。
▸提出对称线性鉴相器与bang-bang鉴频鉴相器结合的混合架构，实现快速频率捕获和低抖动恢复。
▸设计DCC-PEC-merged MPCG，将占空比校正、相位误差补偿与多相位时钟生成集成，提升时钟质量。
Institute of Semiconductors, Chinese Academy of Sciences, Be 112Gb/s, 0.76pJ/b, 0.11UIPP jitter tolerance @ BER<10^-12
ISSCC 2026Session 12Clocking & PLLs40nm CMOS
A 0.65-to-1V-VDD 10.5-to-11.85GHz Fractional-N Sampling PLL Achieving 71.47fs Integrated Jitter and <-60dBc Near-Integer Fractional Spur in 40nm CMOS
Yixi Li1,2, Junjie Chen1,2, Xinyu Shen1, Jie Yang3, Jian Liu1,2, Nanjian Wu1,2, Zhao Zhang1,2, Liyuan Liu1,2
本文提出了一款工作在0.65-1V宽电压范围内的10.5-11.85GHz分数N采样PLL，解决了低电压下相位噪声差、常规电压下可靠性、非线性和小分数频率控制字收敛问题。采用量化误差减少的宽电压采样鉴相器、高线性度两级数字时间转换器和抖动方法，在40nm工艺下实现了71.47fs积分抖动和-251.8dB FoM。
▸提出宽电压范围量化误差减少的采样鉴相器（QE-reduction WV SPD），改善低电压下相位噪声并保证常规电压可靠性。
▸设计高线性度两级数字时间转换器（2-stage DTC），降低非线性影响。
Institute of Semiconductors, Chinese Academy of Sciences, Be 71.47fs integrated jitter, -251.8dB FoM, <-60dBc near-integer spur