ISSCC 2026Session 27Clocking & PLLs
本文提出了一种用于BLE的0.3V双模（2.4/4.8GHz）DCO-PA，采用扭曲8字形电感实现八度调谐，TX模式下效率达42%，RX时钟功耗仅0.29mW。通过类D类操作将晶体管效率提升至75%，并利用尾晶体管降低RX模式功耗和1/f相位噪声拐点至约40kHz。
▸提出扭曲8字形电感，实现双频段（2.4/4.8GHz）八度调谐，并采用类D类操作提升晶体管效率至75%。
▸在RX模式下引入尾晶体管，显著降低功耗（0.29mW）并压低1/f相位噪声拐点至约40kHz。
ISSCC 2025Session 19Clocking & PLLs
本文提出了一种8.1-9.9GHz单核伪串联谐振振荡器，通过新型谐振结构突破了传统并联谐振LC振荡器的品质因数限制，实现了-128.7dBc/Hz @1MHz的超低相位噪声，满足5G-Advanced和6G通信对高数据速率的需求。
▸提出伪串联谐振（Pseudo-Series-Resonance）结构，替代传统并联谐振LC-tank，在单核振荡器中实现更低的相位噪声。
▸通过单核设计避免了多核耦合带来的面积和功耗开销，同时达到与多核耦合相当的相位噪声性能。