ISSCC 2015Session 26Data Converters
该论文提出了一种基于2.6b/cycle架构的10位1.7GS/s 4倍时间交织SAR ADC，采用多步硬件退休技术来降低校准开销和功耗。通过优化单通道效率和交织结构，实现了15.4mW的低功耗和高速度。
▸提出2.6b/cycle架构，相比传统2b/cycle结构提高了转换效率，减少了所需比较器数量。
▸引入多步硬件退休技术，动态关闭冗余硬件，降低功耗并缓解通道间匹配要求。
ISSCC 2015Session 26Data Converters
该论文提出了一种2路时间交织的FATI SAR ADC，通过前端Flash ADC提供多比特MSB来提升子通道SAR ADC的转换速度，从而减少时间交织通道数。同时，论文实现了背景偏移和时序歪斜校准，利用SAR ADC代码中嵌入的时序信息进行校准，解决了时间交织架构中的通道匹配问题。
▸采用Flash辅助时间交织（FATI）SAR结构，前端Flash ADC提供多比特MSB，显著提升子通道SAR ADC的转换速度，从而减少所需的时间交织通道数，降低电路复杂度。
▸提出背景偏移和时序歪斜校准技术，利用每个SAR ADC的代码中嵌入的时序歪斜信息进行校准，无需额外参考信号，实现低功耗、高精度的通道匹配。