ISSCC 2024Session 10Clocking & PLLs
本文提出了一种基于数字锁相环（DPLL）的10GHz FMCW调制器，采用两点调制（TPM）方案，实现了680MHz/μs的快速啁啾斜率和150kHz rms频率误差，旨在提高CMOS FMCW雷达的目标检测空间分辨率和可靠性，支持下一代全自动驾驶汽车。
▸采用数字PLL的两点调制架构，实现快速、宽带宽的啁啾调制，同时保持低功耗和短回扫时间。
▸通过优化数字PLL设计，在10GHz载波频率下达到680MHz/μs的高啁啾斜率和150kHz rms的低频率误差。
ISSCC 2023Session 4Clocking & PLLs
本文提出一种9.25GHz数字锁相环，采用多DTC拓扑实现分数杂散消除，通过重新对齐参考和分频器边沿来改善集成抖动，满足高速移动通信对低抖动本地振荡器的要求。
▸提出基于多DTC拓扑的分数杂散消除技术，有效降低杂散干扰
▸通过DTC重对齐参考与分频器边沿，显著改善集成抖动性能
ISSCC 2023Session 4Clocking & PLLs
提出了一种基于逆常数斜率数字时间转换器（DTC）的Bang-Bang数字锁相环（BBPLL），实现了76.7fs的积分抖动和-71.9dBc的带内分数杂散，解决了分数-N模式下量化误差导致性能降级的问题。
▸采用逆常数斜率DTC技术，有效抑制了分数杂散，提升了频谱纯度。
▸通过优化环路设计，在Bang-Bang PLL中实现了超低抖动和高分辨率频率合成。