ISSCC 2017Session 6Wireline I/O28nm CMOS
本文提出了一种22.5-32Gb/s的无参考时钟波特率数字CDR，集成了DFE和CTLE，在28nm CMOS工艺中实现3.2pJ/b的低功耗。解决了传统波特率CDR需要外部参考时钟的问题，降低了系统复杂度。
▸首次实现了无需参考时钟的波特率CDR，通过频率检测器实现宽捕获范围。
▸集成了DFE和CTLE，在高速率下保持低功耗（3.2pJ/b）。
ISSCC 2011Session 8Wireline I/O65nm CMOS
这篇论文提出了一种基于相位插值器的突发模式时钟数据恢复(CDR)电路，工作速率范围为1-6Gb/s，采用65nm CMOS工艺。它解决了在无源光网络(PON)等应用中需要快速锁定(数十个UI内)的问题，相较于传统的注入锁定或门控VCO方法，提供了新的实现方案。
▸采用相位插值器代替传统的注入锁定或门控VCO，实现快速锁定和宽速率范围的突发模式CDR。
▸支持1至6Gb/s的宽数据速率范围，适用于多种PON标准。
ISSCC 2011Session 20Wireline I/O65nm CMOS
本文提出了一种基于模式引导的自适应均衡器，采用65nm CMOS工艺实现。该均衡器通过检测特定数据模式来指导自适应算法，解决了高速率下信道恶化导致的均衡问题，相比传统非数据辅助方案具有更低的功耗和面积。
▸提出模式引导的自适应均衡算法，利用特定5位模式检测来调整均衡器参数，避免了传统频谱平衡方法的复杂性。
▸在65nm CMOS工艺中实现了低功耗、小面积的自适应均衡器，适用于高速收发器。