ISSCC 2023Session 9Industry Highlights7nm CMOS
本文介绍了Intel首款ASIC IPU设备E2000，这是一款与Google协同设计的200G产品，于2022年量产。该设备集成了丰富的包处理流水线、RDMA和NVMe存储卸载能力，以及基于ARM Neoverse的计算复合体，允许客户软件执行从复杂包处理到设备管理等多种功能，采用TSMC 7nm工艺。
▸Intel首款ASIC IPU设备，联合Google设计，实现200G吞吐量。
▸集成ARM Neoverse计算复合体，支持客户自定义软件运行复杂包处理、存储传输和遥测等功能。
ISSCC 2023Session 9Industry Highlights
本文介绍了NVLink-C2C，一种支持40Gbps/pin单端信令的片间互连技术，实现了CPU和GPU之间的高带宽、低功耗、低延迟连接，并提供统一的缓存一致性内存地址空间，简化了AI和HPC应用的编程。
▸实现了40Gbps/pin的单端信令片间互连，提供900GB/s的链路带宽
▸通过分层架构（事务层、数据链路层、物理层）实现缓存一致性，统一CPU和GPU内存空间
ISSCC 2023Session 9Industry Highlights7nm
该论文介绍了特斯拉DOJO超算系统中的D1机器学习训练处理器，采用7nm工艺和波时钟分布技术，实现了354个计算节点和440MB分布式SRAM的高性能、可扩展架构，旨在解决自动驾驶AI训练的高算力需求。
▸采用波时钟分布（Wave Clock Distribution）技术，提升时钟同步效率并降低设计复杂度。
▸通过模块化可扩展架构和高度块复用，减少设计不匹配，提高芯片在大规模系统中的一致性。
ISSCC 2020Session 8Industry Highlights7nm
该论文介绍了AMD基于7nm工艺的Radeon RX 5700系列GPU，首次采用RDNA架构，实现性能/时钟较上一代提升1.25倍。通过集成256位GDDR6内存接口（448GB/s带宽）、PCIe Gen4和先进功耗管理，解决了高性能与能效平衡的问题。
▸首次采用RDNA架构，相比14nm工艺实现1.25倍每时钟性能提升。
▸采用7nm工艺与先进功耗管理技术，在251mm²芯片上集成10.3B晶体管，最高频率1.91GHz。
ISSCC 2020Session 8Industry Highlights7nm FinFET
本文介绍了ARM Neoverse N1 CPU，采用7nm FinFET工艺，主频3GHz，针对基础设施应用优化。该CPU基于ARM v8.2架构，相比前代Cortex-A72提升了性能和计算密度，旨在支持从IoT网关到数据中心服务器的可扩展计算平台。
▸针对基础设施应用优化的微架构设计，平衡高性能与计算密度。
▸采用7nm FinFET工艺实现3GHz高频，提升能效比。
ISSCC 2020Session 8Industry Highlights7nm
本文提出了一款基于7nm工艺的自适应计算加速平台处理器，旨在解决通用计算平台（如CPU、GPU）在摩尔定律放缓背景下的功耗效率问题。该处理器通过可重构异构计算架构，为边缘应用（如自动驾驶、机器人）和数据中心工作负载提供灵活的高带宽I/O与匹配的计算存储能力。
▸采用7nm先进工艺，实现高能效的自适应计算加速平台。
▸支持现场可重构的异构计算架构，灵活适配不同工作负载。
ISSCC 2020Session 8Industry Highlights10nm and 22FFL
Lakefield处理器采用Foveros 3D堆叠技术，将10nm和22FFL工艺的芯片异构集成在12×12mm2、1mm厚的封装中，实现了小型化移动计算平台。解决了高性能与小型化之间的矛盾。
▸采用Foveros 3D堆叠技术实现异构芯片垂直集成，显著减小封装面积和厚度。
▸结合10nm高性能计算die和22FFL低功耗I/O die，实现混合计算架构。