ISSCC 2018Session 15RF & Wireless65nm CMOS
该论文提出了一种用于物联网应用的低功耗分数-N全数字锁相环（ADPLL），采用10位隔离恒定斜率数字时间转换器（DTC），在65nm CMOS工艺中实现了0.98mW的功耗和-246dB的FOM，解决了低功耗与低相位噪声/杂散之间的权衡问题。
▸提出了一种隔离恒定斜率DTC，通过隔离技术减少噪声耦合，实现高线性度。
▸采用参考倍频器优化功耗与抖动之间的权衡，在981μW功耗下实现535fs抖动和-56dBc带内分数杂散。
ISSCC 2017Session 8Digital Circuits65nm CMOS
该论文提出了一种基于噪声隔离LDO的可综合注入锁定PLL，通过离散时间LDO实现时移操作，隔离PLL免受电源和LDO噪声影响，从而在噪声SoC环境中保持鲁棒性。在65nm CMOS工艺下，采用标准单元库和数字设计工具实现，在0.9GHz振荡频率下实现了0.42ps抖动和3.8mW功耗。
▸提出噪声隔离LDO，采用离散时间操作实现时移，有效隔离PLL与电源及LDO噪声。
▸完全使用标准单元库和数字设计工具实现PLL核心布局，实现可综合设计。
ISSCC 2014Session 22Data Converters
提出一种基于时间域的折叠-闪存ADC，采用电阻平均电压-时间放大器，在保持高采样率的同时降低比较器数量，从而减小面积和功耗。该ADC实现了2.2GS/s、7位分辨率、27.4mW功耗。
▸提出时间域折叠-闪存架构，将电压信息转换为时间信息进行量化，减少比较器数量。
▸采用电阻平均电压-时间放大器，改善电压-时间转换的线性度和匹配性，降低噪声影响。
ISSCC 2013Session 14Digital Circuits
提出一种双环注入锁定PLL，采用可综合的全数字PVT校准电路，实现了0.022mm²面积和970μW低功耗，FOM达-243dB。解决了传统注入锁定PLL在PVT变化下校准困难的问题，降低了时序约束。
▸提出双环注入锁定PLL架构，结合全数字PVT校准电路，实现低面积低功耗。
▸采用可综合的数字校准电路，避免模拟校准的时序约束，提升环境适应性。