ISSCC 2020Session 6Wireline I/O40nm CMOS
该论文提出了一种基于机器学习启发的随机鉴频鉴相技术的参考less时钟数据恢复电路，实现了6.4至32Gb/s的宽范围操作和0.96pJ/b的低功耗，解决了传统频率检测技术中捕获范围、锁定时间和功耗之间的性能权衡问题。
▸提出了一种机器学习启发的随机鉴频鉴相技术，利用随机性进行频率检测，减少了硬件和功耗开销。
▸实现了连续速率参考less操作，覆盖6.4至32Gb/s的宽数据率范围，同时保持低功耗和高能效。
ISSCC 2017Session 6Wireline I/O65nm CMOS
本文提出了一款在65nm CMOS工艺下实现的60Gb/s NRZ收发器，功耗仅288mW，能效为4.8pJ/b。该收发器采用自适应均衡和波特率时钟数据恢复技术，解决了超高速有线通信中数据率提升与功耗约束之间的矛盾。
▸在65nm CMOS工艺中实现了60Gb/s的NRZ收发器，相比之前28-40nm工艺的56.5Gb/s设计，在更老工艺下达到更高数据率。
▸采用自适应均衡技术，能够根据信道特性自动调整均衡参数，提升信号完整性。
ISSCC 2011Session 8Wireline I/O65nm CMOS
这篇论文提出了一种基于相位插值器的突发模式时钟数据恢复(CDR)电路，工作速率范围为1-6Gb/s，采用65nm CMOS工艺。它解决了在无源光网络(PON)等应用中需要快速锁定(数十个UI内)的问题，相较于传统的注入锁定或门控VCO方法，提供了新的实现方案。
▸采用相位插值器代替传统的注入锁定或门控VCO，实现快速锁定和宽速率范围的突发模式CDR。
▸支持1至6Gb/s的宽数据速率范围，适用于多种PON标准。
ISSCC 2011Session 25Wireline I/O40nm CMOS
本文提出了一种数字宽带时钟数据恢复（CDR）架构，解决了传统数字CDR频率跟踪范围有限的问题，在40nm CMOS工艺下实现了8Gb/s数据率下±15.6kppm的频率跟踪能力。
▸提出了一种数字宽带CDR架构，通过改进的数字相位旋转和频率检测技术，显著扩展了频率跟踪范围。
▸在40nm CMOS工艺中实现了8Gb/s的高速数据率，同时保持了±15.6kppm的宽频率跟踪能力。
ISSCC 2011Session 25Wireline I/O
该论文提出了一种无时间数字转换器(TDC)的数字时钟数据恢复(CDR)电路，采用线性环路动态和无偏移数据恢复技术，实现了2.5Gb/s的数据速率和7mW的低功耗，解决了传统模拟环路滤波器大电容难以集成的问题。
▸提出无TDC的数字CDR架构，避免了TDC的非线性和量化噪声
▸实现线性环路动态，改善了环路稳定性和抖动性能