ISSCC 2018Session 7Clocking & PLLs65nm CMOS
该论文提出了一种利用后制造编程的安全伪装逻辑系列，旨在防止IC逆向工程和IP盗窃。在65nm CMOS工艺下实现了3.6GHz的加法器原型，验证了该方法的可行性和高性能。
▸提出后制造编程的伪装逻辑，通过动态配置电路功能来隐藏真实逻辑，抵抗逆向工程。
▸实现了3.6GHz的高速加法器原型，证明该安全技术在保持高性能方面的潜力。
ISSCC 2018Session 4mm-Wave
本文提出一种可重构的28/37GHz混合波束赋形MIMO接收机，支持单频段多流MIMO和双频段载波聚合模式，通过全连接架构最大化孔径利用率，并采用数字可编程RF波束赋形权重实现灵活控制。
▸提出三种可配置工作模式：28GHz单频段多流、37GHz单频段多流以及28/37GHz双频段单流载波聚合模式，实现多场景灵活应用。
▸实现从每个天线输入到每个输出流的全连接架构，最大化孔径利用率，提升MIMO性能。
ISSCC 2017Session 19Clocking & PLLs65nm CMOS
该论文提出了一款工作在50-66GHz的全数字分数N锁相环，采用65nm CMOS工艺，解决了毫米波合成器中数字PLL因DCO调谐分辨率有限和TDC相位数字化难题而难以应用的问题。通过新型架构设计，实现了220fs rms的低抖动性能。
▸采用全数字架构实现毫米波频段分数N合成，避免了传统模拟PLL的复杂性和整数N限制。
▸优化DCO-TDC接口，降低了功率消耗和面积开销，同时抑制了带内相位噪声。
ISSCC 2014Session 22Data Converters32nm CMOS SOI
本文提出了一款69.5mW功耗、20GS/s采样率的6位时间交织ADC，采用32nm CMOS SOI工艺，集成了嵌入式时间-数字校准技术。该设计解决了传统时间交织ADC因通道间时序偏差导致的性能下降问题，通过片上校准实现了低功耗高速运行。
▸提出嵌入式时间-数字校准技术，无需额外参考信号或软件傅里叶分析，直接校准时序偏差。
▸采用分布式跟踪保持器替代高功耗的两级跟踪保持器，结合校准技术满足时序偏差要求。
ISSCC 2013Session 8mm-Wave0.13µm SiGe BiCMOS
本文提出了一种全集成42GHz功率放大器架构，通过16路零度合成器组合16个片上PA，实现了0.7W输出功率和10%的功率附加效率，解决了硅基毫米波PA输出功率不足的问题。
▸采用16路零度合成器实现片上功率合成，显著提升输出功率至0.7W。
▸在0.13µm SiGe BiCMOS工艺中实现了全集成毫米波PA，达到接近1W的输出功率。
ISSCC 2010Session 27RF & Wireless
该论文报告了一种全集成电气模式锁定振荡器，利用行波振荡器激励传输线谐振器的多个频谱模式并锁定相位，产生短脉冲序列。解决了以往电气模式锁定振荡器脉宽大于2ns、重复率低于100MHz且未全集成的问题。
▸首次实现全集成电气模式锁定振荡器，无需外部元件，直接产生直流脉冲（无载波）。
▸通过多模相位锁定技术，在8.6GHz重复率下实现了42ps的极窄脉冲宽度。