ISSCC 2013Session 20Clocking & PLLs
提出一种采用多输出Bang-Bang鉴相器和基于相位插值的分数分频器的数字锁相环，解决了传统Bang-Bang PLL仅能整数N操作的限制，实现了2.4psrms的低抖动性能。
▸提出多输出Bang-Bang鉴相器架构，在不增加复杂度下提升相位检测精度。
▸利用相位插值器实现分数N分频，使Bang-Bang PLL具备分数N能力。
ISSCC 2013Session 14Digital Circuits65nm CMOS
该论文提出了一种采用高频随机调制（RM）而非低频周期调制的全数字锁相环（ADPLL），用于生成扩频时钟（SSC）。该方法显著降低了累积抖动（降低8倍），同时不影响EMI抑制或周期抖动，并允许减少或移除高速外设中的FIFO深度。
▸首次在数字PLL中使用高频随机调制替代低频周期调制来生成扩频时钟，简化了实现并大幅降低累积抖动。
▸通过随机调制技术，在保持相同EMI抑制效果的同时，显著减少了FIFO深度需求，甚至可在低速接口中完全移除FIFO。
ISSCC 2012Session 16Power Management
该论文提出了一种针对碳化硅（SiC）JFET功率开关的优化驱动电路，解决了传统驱动方案在高频开关下效率受限的问题。通过改进驱动器的拓扑和时序控制，实现了超过99%的转换效率，适用于功率因数校正器和太阳能板等高效能电力转换系统。
▸提出了一种专门针对SiC JFET特性的驱动电路拓扑，优化了开关速度和损耗平衡。
▸通过精确的栅极驱动时序控制，减少了开关过程中的交叉导通和寄生振荡。
ISSCC 2010Session 26Digital Circuits65nm CMOS
本文提出了一种无时间数字转换器（TDC）的分数-N数字锁相环（PLL），采用数字控制环形振荡器，在65nm CMOS工艺中实现了1.4ps均方根周期抖动。该设计避免了传统TDC架构的复杂性和校准需求，同时支持分数-N合成，适用于扩频时钟等应用。
▸提出无TDC的分数-N数字PLL架构，通过数字控制环形振荡器实现低抖动，降低了系统复杂度和校准开销。
▸采用数字控制环形振荡器替代传统压控振荡器，结合数字相位检测实现分数-N合成，无需TDC即可达到1.4psrms周期抖动性能。
ISSCC 2008Session 9mm-Wave0.13µm CMOS
该论文在0.13µm CMOS工艺上设计了一款18GHz低噪声放大器，集成了2kV ESD保护，实现了4dB的噪声系数。解决了高频段无线通信中对ESD保护和低噪声性能的需求。
▸在0.13µm CMOS工艺中成功实现了18GHz的LNA设计，并集成了2kV的ESD保护电路。
▸实现了4dB的低噪声系数，同时保持了良好的增益和线性度。