ISSCC 2026Session 8Wireline I/O28nm CMOS
本文提出了一种8通道112Gb/s/wire单端同时双向收发器，采用动态均衡器解耦双向信号并补偿插入损耗和串扰，在28nm CMOS工艺下实现BER<10^-14和1.01pJ/b的能效，满足AI应用中die-to-die接口对高边缘密度和低误码率的需求。
▸提出单端同时双向（SBD）架构，实现每线112Gb/s的数据速率，突破传统双向传输的带宽限制。
▸设计动态均衡器，能够同时解耦双向信号并补偿通道插入损耗和串扰，无需屏蔽层即可在3mm片上通道工作。
ISSCC 2026Session 32Data Converters
本文提出了一种具有双残差架构的增量流水线ADC，通过指数ΔΣ环路直接量化残差，取代了传统复杂且精度较低的插值器，实现了快速高精度的后端转换，同时保持对级间增益变化的不敏感性。原型芯片达到了85.1dB SNDR和8MS/s转换速度，在同类双残差ADC中SNDR最高，在同类高精度增量ADC中速度最快。
▸提出双残差辅助的指数量化架构，用指数ΔΣ环路直接量化残差，替代传统插值器，提高了精度和速度。
▸该架构对级间增益变化不敏感，增强了鲁棒性，简化了设计复杂度。
ISSCC 2026Session 31Other22nm
本文提出VARSA，一种22nm工艺的视觉自回归生成加速器，用于高效文本到图像生成。通过性能可扩展的混合PE-LUT核心、多精度并行处理以及注意力图压缩技术，实现了503mJ/inference的能效，比现有扩散模型加速器提升2.7-8.9倍。
▸提出性能可扩展的混合PE-LUT核心，兼顾计算灵活性与效率。
▸实现多精度并行处理与运行时精度管理，适应不同生成阶段需求。
ISSCC 2026Session 18AI / ML22nm
该论文提出了一种基于数字计算存储一体（DCIM）的流式多说话人语音识别（ASR）加速器，通过上下文感知冗余跳过和二维可写CIM技术，在22nm工艺上实现了1.87ms/帧的低延迟和高能效（37.50 TFLOPS/W），解决了流式多说话人ASR的实时性和能效挑战。
▸提出上下文感知冗余跳过方案，利用在线稀疏块预测减少计算冗余。
▸设计二维可写CIM架构，包含静态页和动态页，提升存储和计算效率。
ISSCC 2026Session 11Data Converters28nm CMOS
本文提出一款14位400MS/s的TDC辅助流水线逐次逼近型ADC，采用线性化轨到轨输入电压-时间转换器（VTC）。通过背景校准引擎校正VTC增益和时域偏移误差，并利用复制偏置环形放大器提升能效和鲁棒性。在28nm工艺下实现了67dB奈奎斯特SNDR、4.6mW功耗，FoMw为6.3fJ/conv-step，FoMs为173.5dB。
▸提出前端TDC配合线性化轨到轨输入VTC，实现宽输入摆幅下的高线性度时间域量化。
▸开发背景校准引擎，通过监测数字输出统计量校正VTC增益和时域偏移误差，模拟开销小。
ISSCC 2026Session 10Digital Circuits28nm CMOS
本文提出了一款基于28nm CMOS工艺的模式可重构CAM-CIM混合架构的完整3-SAT求解器，支持冲突驱动子句学习（CDCL），解决了传统ASIC求解器交叉映射效率低、忽视社区结构且缺乏适应性等问题。相比最先进的ASIC完整求解器，实现了4.3至5.1倍的加速和1.4倍的能耗降低。
▸提出模式可重构的CAM-CIM混合架构，结合内容可寻址存储器（CAM）和存算一体（CIM）技术，高效支持CDCL算法。
▸通过硬件设计适应公式规模和社区结构，提升求解器的完整性和适应性。
ISSCC 2025Session 37AI / ML
Initially applied for image synthesis [1], Diffusion Models (DMs) have been rapidly expanded into many content-generation tasks, e.g. 3D scenes [2-3] or video [4], and deliver exceptional performance.
ISSCC 2025Session 18Data Converters
该论文提出了一种轨到轨三阶噪声整形SAR ADC，集成了连续时间输入缓冲器，解决了高分辨率SAR ADC中CDAC负载大、输入缓冲器驱动压力高和线性度要求苛刻的问题，实现了105.4dB的无杂散动态范围（SFDR）。
▸提出轨到轨输入缓冲器与连续时间结构集成，避免单独高压电源，降低功耗并提高线性度。
▸采用三阶噪声整形技术，有效抑制带内噪声，提升高分辨率SAR ADC的SFDR。
ISSCC 2025Session 18Data Converters
本文提出了一种184.8dB FoMS、1.6MS/s的增量噪声整形流水线ADC，采用基于单放大的kT/C噪声消除技术，解决了传统zoom ADC因低量化电平导致转换速度受限的问题。
▸提出增量噪声整形流水线ADC结构，结合高效多比特SAR量化，大幅减少转换周期，提升转换速度至MS/s级别。
▸采用单放大技术实现kT/C噪声消除，在保持高分辨率的同时提高能量效率，实现184.8dB FoMS。
ISSCC 2023Session 6Wireline I/O28nm CMOS
该论文提出了一种128Gb/s PAM-4发射机，采用可编程宽度脉冲发生器和模式相关预加重技术，以降低高速PAM-4信号中的数据相关抖动和符号间干扰，从而提高眼图质量。
▸提出可编程宽度脉冲发生器，通过调整脉冲宽度优化发射脉冲形状，减少数据相关抖动。
▸提出模式相关预加重技术，根据PAM-4数据模式动态调整预加重强度，有效补偿非相邻电平跳变带来的大幅度ISI。
ISSCC 2023Session 6Wireline I/O28nm CMOS
该论文提出了一种基于延迟线的5抽头接收端前馈均衡器，用于200Gb/s的高速有线通信，解决了传统判决反馈均衡器在高速率下的时序限制问题。通过连续时间域实现，避免了多相时钟和采样保持电路，实现了低功耗和高能效。
▸采用连续时间延迟线实现5抽头FFE，无需多相时钟和采样保持电路，简化了设计。
▸通过低频率均衡技术补偿信道损耗，在200Gb/s速率下实现0.43pJ/b的超低功耗。
ISSCC 2023Session 10Data Converters
该论文提出了一种采用跳过采样和单缓冲嵌入式噪声整形SAR量化器的增量式Zoom ADC，解决了传统Zoom ADC只能处理准静态信号且转换速度慢的问题，实现了150kHz带宽和15-ENOB的高能效高分辨率转换。
▸提出跳过采样（Skipped Sampling）技术，减少冗余采样，提高转换效率。
▸采用单缓冲嵌入式噪声整形SAR量化器，简化电路结构并降低功耗。
ISSCC 2022Session 17Wireline I/O28nm CMOS
该论文提出了一种基于模拟域处理的DP-QPSK相干光接收机，在28nm CMOS工艺下实现了200Gb/s的数据速率和4.6pJ/b的能效，解决了传统ADC-DSP方案在短距光互连中功耗过高的问题。
▸采用全模拟信号处理架构替代传统的ADC-DSP方案，显著降低功耗。
▸实现了200Gb/s的DP-QPSK相干接收，能效仅为4.6pJ/b。
ISSCC 2018Session 6Wireline I/O65nm CMOS
本文提出一种采用65nm CMOS工艺的32Gb/s PAM-4收发器，通过基于自适应时钟相位和阈值电压的判决反馈均衡器（DFE）实现了低功耗和低误码率，在23dB信道损耗下达到BER<10^-12，功耗仅133mW。
▸基于自适应时钟相位和阈值电压的DFE，降低了均衡器复杂度与功耗
▸采用LVDS PAM-4驱动器，在低电压下实现高效PAM-4信号输出