ISSCC 2023Session 17Data Converters
本文提出了一种采用多参考嵌入式比较器（Multiple-Reference-Embedded Comparators）的8位2.7GS/s亚采样ADC，仅消耗3mW功率。该设计通过消除传统电阻梯，解决了比较器功耗大、回踢误差和寄生效应严重的问题。
▸提出多参考嵌入式比较器结构，无需电阻梯即可为比较器提供参考电压，显著降低功耗和面积。
▸通过优化比较器设计，减少回踢误差和寄生效应，提升高速下的精度。
ISSCC 2020Session 16Data Converters未知（未明确给出，推测为先进CMOS工艺）
本文提出了一种单通道3.3GS/s、6位全动态流水线ADC，通过后放大残差生成技术实现了低功耗（5.5mW）和高速转换，解决了传统闪存ADC在高分辨率下面积和能效低下的问题。采用全动态电路避免了静态功耗，适用于ADC-based串行链路和5G接收机。
▸提出全动态流水线架构，消除了静态偏置电流，显著降低功耗。
▸采用后放大残差生成技术，在不增加额外比较器的情况下提升转换速度。
ISSCC 2016Session 27Data Converters55nm CMOS
该论文提出了一种过采样SAR ADC，采用DAC失配误差整形技术，有效抑制了电容失配引起的非线性。在55nm CMOS工艺中实现了105dB SFDR和101dB SNDR，带宽为1kHz，解决了高精度低速传感器接口中SAR ADC的非线性和噪声问题。
▸提出了DAC失配误差整形技术，将失配噪声整形到高频，从而在低频带内获得高线性度。
▸结合过采样和误差整形，在不增加功耗的前提下大幅提升了SAR ADC的动态范围和SFDR。
ISSCC 2014Session 22Data Converters
提出一种基于时间域的折叠-闪存ADC，采用电阻平均电压-时间放大器，在保持高采样率的同时降低比较器数量，从而减小面积和功耗。该ADC实现了2.2GS/s、7位分辨率、27.4mW功耗。
▸提出时间域折叠-闪存架构，将电压信息转换为时间信息进行量化，减少比较器数量。
▸采用电阻平均电压-时间放大器，改善电压-时间转换的线性度和匹配性，降低噪声影响。
ISSCC 2013Session 26Data Converters
该论文提出了一款用于10G以太网应用的10.3GS/s 6位闪存模数转换器（ADC），旨在解决长距离多模光纤（LRM）等挑战性通信信道中的高速数据转换问题，支持DSP自适应接收机以实现多种10GE标准。
▸实现了10.3GS/s的超高采样率与6位分辨率，满足10G以太网对高速数据转换的需求。
▸针对LRM标准优化，支持DSP自适应接收机，提升对复杂信道的适应能力。
ISSCC 2009Session 4Data Converters65nm CMOS
该论文提出了一种5位800MS/s的异步二进制搜索ADC，采用65nm CMOS工艺，功耗仅2mW。它解决了传统flash ADC功耗大、面积大和SAR ADC转换速度慢的问题，实现了高速低功耗的模数转换。
▸提出异步二进制搜索结构，结合了SAR的低功耗和flash的高速，单周期内完成所有比较。
▸采用异步控制逻辑，无需高速时钟，降低功耗和设计复杂度。
ISSCC 2008Session 30Data Converters
该论文提出了一种高度数字化的闪存型ADC架构，能够在0.2V至0.9V的宽电源电压范围内工作，适用于能量受限的微传感器无线网络和植入式生物医学设备。通过引入比较器冗余技术，解决了低电压下器件泄漏和失配问题，实现了低功耗、高能效的模数转换。
▸提出了一种高度数字化的闪存型ADC架构，兼容先进CMOS工艺，支持从亚阈值区（200mV）到近阈值区（900mV）的宽电压工作。
▸采用比较器冗余技术，有效缓解了低电压下器件泄漏和失配对ADC性能的影响，提高了低电压下的转换精度。
ISSCC 2008Session 30Data Converters0.13µm CMOS
该论文提出了一种采用2位/步逐次逼近寄存器（SAR）架构的6位1.25GS/s模数转换器（ADC），在0.13µm CMOS工艺中实现了32mW的低功耗。通过利用高速数字逻辑和高度匹配的小电容器，解决了传统闪存型ADC在高速应用中功耗过高的问题。
▸采用2位/步的SAR架构，提高了转换速率并降低了功率消耗。
▸利用高速数字逻辑和高度匹配的小电容器设计，实现了低功耗高性能的ADC。
ISSCC 2008Session 12Data Converters90nm CMOS
该论文提出了一种工作在90nm数字CMOS工艺下的5位1.75GS/s折叠闪存ADC，总功耗仅2.2mW。通过采用折叠技术有效减少了比较器数量，从而在保持高速性能的同时显著降低了功耗，适用于UWB等无线接收器中的高速低分辨率转换需求。
▸采用折叠架构替代传统全闪存，大幅减少比较器数量，从而在90nm工艺下实现极低功耗（2.2mW）和高速（1.75GS/s）的折中。
▸结合折叠与闪存子转换器设计，优化了输入带宽和采样速率，并保持了5位分辨率所需的线性度。
ISSCC 2008Session 12Data Converters65nm CMOS
本文提出了一种高度交错的5位250MS/s ADC，采用36个时间交错SAR ADC通道和冗余通道策略，在65nm CMOS工艺下以800mV低电压运行，通过并行化提高能效并解决通道间时序偏差和良率问题。
▸利用时间交错和冗余通道技术，在5位分辨率下实现250MS/s采样率，通过通道间冗余提高良率并降低时序偏差影响。
▸在65nm CMOS工艺下采用800mV低电压供电，通过高度并行化提升能量效率，同时优化时钟分布开销。