ISSCC 2026Session 37Memory
本文提出一种0.87pJ/b、17Gb/s/pin的并行接收器，采用本地DQS恢复和双DQS树结构，以降低时钟功耗并抑制电源噪声引起的抖动（PSIJ）。该设计通过时间复用CML和反相器树（1/8:7/8）实现对CML树的隐藏锁定，进而从低功耗反相器树生成PSIJ滤波的DQS，在40nm CMOS工艺下实现100mVpp电源噪声下BER<10^-12，并减少70%时钟功耗。
▸提出本地DQS恢复技术，通过时间复用CML和反相器树，实现隐藏锁定和低功耗PSIJ滤波。
ISSCC 2024Session 16Digital Processors28nm CMOS
该论文提出了一款基于28nm CMOS工艺的灵活RNS-CKKS处理器，用于全同态加密（FHE）的隐私保护计算。该处理器实现了2.7至13.3μJ/boot/slot的能效，解决了在服务器系统中对加密数据进行高效计算的问题。
▸设计了支持可配置插槽的灵活RNS-CKKS处理器架构，实现了能效与性能的权衡。
▸在28nm CMOS工艺中实现了2.7-13.3μJ/boot/slot的低能耗，适用于不同安全需求的隐私计算场景。
ISSCC 2023Session 34Quantum & Photonics
本文提出一种用于超导量子比特的低温控制器IC，通过直接合成方式无需存储器即可生成DRAG脉冲，解决了在相干时间内实现高速高保真度量子门操作对短脉冲（<20ns）的严苛需求。
▸首次采用直接合成方法生成DRAG脉冲，无需使用大容量存储器，降低了芯片面积和功耗，适用于低温环境。
▸实现了小于20ns的微波脉冲驱动，满足超导量子比特在约100μs相干时间内进行大量高保真度门操作的需求。
ISSCC 2022Session 28Memory
该论文提出了一种采用单端DECS收发器的20 Gb/s/pin接口，通过无CDR的自切片和自动解串技术，提高了对数据抖动的容忍度，并减少了时钟和数据路径失配的影响。
▸提出CDR-less自切片/自动解串技术，消除传统CDR导致的时钟与数据路径失配问题。
▸采用单端DECS结构，利用参考时钟代替参考电压，改善电源抑制并抑制共模噪声。
ISSCC 2022Session 20RF & Wireless
本文提出了一款8通道非接触式心电图记录芯片，采用时分复用技术，能够耐受高达20Vpp的共模干扰，解决了长期穿戴式ECG监测中环境干扰导致的信号质量下降问题。
▸采用时分复用架构实现8通道非接触式ECG记录，减少通道间串扰并降低功耗。
▸设计了高共模干扰耐受电路，可抑制20Vpp的共模干扰，提升复杂环境下的信号采集可靠性。
ISSCC 2021Session 36Hardware Security
该论文提出了一种结合工艺失配放大器和振荡器崩溃拓扑的物理不可克隆函数（PUF），旨在解决物联网应用中低成本安全认证的需求。通过利用工艺变化产生的不可预测性，该PUF能够生成唯一且稳定的挑战-响应对，同时保持小面积和低功耗。
▸提出了一种结合工艺失配放大器和振荡器崩溃拓扑的新型PUF结构，利用工艺变化实现高唯一性和可靠性。
▸通过优化电路设计，实现了对电源和温度变化的强免疫性，确保PUF响应的稳定性。
ISSCC 2019Session 18Analog Circuits65nm CMOS
该论文提出了一种192pW的超低功耗混合带隙-阈值电压参考电路，通过利用尺寸诱导的侧效应补偿工艺依赖性，解决了传统带隙参考在低功耗应用中静态功耗过高的问题。
▸提出了一种混合带隙-阈值电压参考架构，结合CTAT和PTAT特性实现低功耗。
▸利用尺寸诱导的侧效应（如沟道长度调制）补偿工艺偏差，无需额外校准电路。
ISSCC 2017Session 8Digital Circuits65nm CMOS
该论文提出了一种基于差分环形振荡器与反馈电阻的鲁棒真随机数发生器（TRNG），在65nm CMOS工艺中实现，具有8Mb/s的吞吐率和28Mb/mJ的能效。通过差分结构和反馈电阻提升对PVT变化的鲁棒性，无需复杂校准电路。
▸采用差分环形振荡器并引入反馈电阻，增强随机比特对工艺、电压、温度变化的鲁棒性。
▸实现高能效（28Mb/mJ）的随机比特生成，吞吐率8Mb/s，无需复杂的校准或偏置控制。
ISSCC 2017Session 5Analog Circuits
该论文提出了一种正交松弛振荡器，并引入工艺引起的频率误差补偿环路，以解决工艺变化导致的频率不准确问题，实现低功耗、高精度的参考频率生成。
▸提出正交松弛振荡器结构，通过正交相位关系降低相位噪声。
▸设计工艺引起的频率误差补偿环路，自动校准频率偏差，无需外部修调。
ISSCC 2014Session 2Wireline I/O65nm CMOS
本文提出了一种基于DLL的无参考时钟数据恢复电路，采用模式依赖的时钟嵌入信号技术，用于面板内接口。该设计在9Gb/s速率下仅消耗5.67mW功耗，解决了传统CDR需要参考时钟或额外时钟通道的问题。
▸提出模式依赖的时钟嵌入信号（PD-CES）技术，利用数据流中的特定模式嵌入时钟信息，实现宽范围时钟捕获。
▸采用基于DLL的CDR架构，无需PLL或外部参考时钟，降低了功耗和复杂度。
ISSCC 2014Session 12Sensors
该论文提出了一种用于超低功耗无线传感器节点的电容数字转换器，功耗仅160nW，品质因数为63.9fJ/conversion-step。通过零静态电流的电容传感技术，解决了超低功耗微系统中电容读取的能效问题。
▸实现了160nW的超低功耗电容数字转换器，适合nW级无线传感器节点。
▸采用零静态电流的电容传感方案，显著降低系统功耗。
ISSCC 2013Session 14Digital Circuits
提出一种用于10mm片内互连的电流模式收发器，通过有源电感均衡技术降低功耗，实现了95fJ/b的能效，并采用自动关断机制减少静态功耗。
▸采用有源电感配置的PMOS二极管作为接收器负载，无需额外功耗即可实现均衡。
▸电流感测电路仅作为开漏发射极的负载，接收器无额外直流路径，发射机关断时自动关闭。
ISSCC 2013Session 10Analog Circuits
提出一种用于超低功耗传感器平台的乘性延迟锁定环（DLL），采用基于漏电流的振荡器实现0.45V供电下423nW功耗和3.2MHz输出频率，解决了自由运行振荡器受工艺影响需后调整的问题。
▸提出基于漏电流的振荡器，利用MOS管亚阈值区漏电流实现极低功耗和频率稳定。
▸采用乘性DLL架构，从低频参考时钟产生高频输出，避免高频振荡器的高功耗。
ISSCC 2011Session 5Clocking & PLLs
该论文提出了一种基于FIRE嵌入相位插值器噪声滤波的分数N锁相环，通过创新的噪声滤波技术有效降低了ΔΣ量化噪声，解决了传统设计中环路带宽受限于带内VCO噪声与ΔΣ量化噪声之间权衡的问题。
▸提出FIRE嵌入相位插值器结构，实现高效的噪声滤波，无需额外功耗和面积。
▸采用分数相位旋转技术替代传统双模分频器，进一步降低ΔΣ量化噪声。
ISSCC 2010Session 26Digital Circuits0.18µm CMOS
该论文提出了一种1GHz的全数字锁相环(ADPLL)，采用子指数时间数字转换器(TDC)实现了1.25ps的最小分辨率。该TDC通过新颖的架构解决了传统Vernier延迟链在分辨率、检测范围和功耗之间的矛盾，实现了高分辨率和大检测范围。
▸提出了子指数(Sub-Exponent) TDC架构，突破了传统TDC分辨率受限于单级反相器延迟的限制。
▸实现了1.25ps的高时间分辨率，同时保持了较大的检测范围，并降低了功耗和转换时间。