ISSCC 2010Session 26Digital Circuits
该论文提出了一种3.5GHz宽带全数字锁相环（ADPLL），通过TDC抖动和前馈补偿技术有效抑制分数杂散，解决了宽带频率合成中杂散干扰的问题。
▸采用TDC抖动技术，通过随机化量化噪声来抑制分数杂散
▸引入前馈补偿路径，实时抵消由分数分频引起的相位误差
ISSCC 2009Session 14Digital Circuits45nm CMOS
该论文提出了一种在45nm CMOS工艺下实现的可重构双电源4路SIMD向量处理加速器，能够在300mV超低电压下工作，能效达到494GOPS/W，有效解决了移动处理器中高性能向量计算的功耗瓶颈问题。
▸采用双电源供电方案，分别优化核心逻辑和存储单元的电压，降低功耗。
▸实现了4路SIMD可重构架构，支持多种向量运算模式，提高灵活性。
ISSCC 2009Session 14Digital Circuits65nm CMOS
该论文提出了一种基于65nm CMOS收发器的1GHz数字信道复用器，用于卫星室外单元（ODU）以简化多LNB和多调谐器连接。通过电气仿真和时序特性分析，验证了模拟与数字部分在1GHz下的正确同步。
▸提出了一种1GHz数字信道复用器架构，支持卫星室外单元的多信道复用。
▸通过详细的时序特性提取和约束驱动数字实现，确保了高速模拟与数字部分的同步。
ISSCC 2009Session 14Digital Circuits0.13µm CMOS
本文提出了一种基于K-Best树搜索算法的4×4 64-QAM MIMO检测器，采用0.13µm CMOS工艺实现655Mb/s的高吞吐量，解决了高光谱效率MIMO系统中高速、近最大似然检测的VLSI实现难题。
▸采用K-Best算法替代传统球面译码，实现确定性吞吐量和固定复杂度，适合VLSI实现。
▸设计高吞吐量流水线架构，在0.13µm CMOS下达到655Mb/s的检测速率。
ISSCC 2009Session 14Digital Circuits110nm RFCMOS
该论文提出了一款采用110nm RFCMOS工艺的GPS SoC，实现了34mW功耗和-165dBm跟踪灵敏度。该芯片支持多种定位和导航应用，包括自主GPS、SBAS、DGPS和AGPS，通过优化基带相关效率解决了低功耗与高灵敏度兼顾的问题。
▸采用110nm RFCMOS工艺实现了低功耗与高灵敏度的GPS SoC集成。
▸基带架构针对相关效率进行了优化，在34mW功耗下达到-165dBm跟踪灵敏度。
ISSCC 2009Session 14Digital Circuits
该论文提出了一种工作在0.55V电压下的非相干IR-UWB数字基带处理器，实现了16Mb/s的数据率和1.6mW的功耗，同时达到±1ns的同步精度。为解决非相干接收机中信号同步困难的问题，该设计采用了低电压低功耗架构和高效同步算法。
▸提出了一种低电压（0.55V）非相干IR-UWB数字基带架构，在极低功耗下实现16Mb/s数据率。
▸实现了±1ns的高精度同步机制，克服了非相干接收机相位信息丢失带来的同步挑战。
ISSCC 2008Session 28Digital Circuits
针对多GHz微处理器中传统树状时钟分布网络因大延迟导致偏斜和抖动的问题，提出一种基于空间填充曲线的时钟分配网络，利用短传输线加载两个电感产生驻波模式，级联形成连续曲线，实现9.5GHz、6ps偏斜和1.8V全摆幅的时钟分布。
▸提出短传输线加载两个电感的驻波模式，将低振幅段与传统驻波分离，实现高效时钟分布。
▸采用空间填充曲线级联驻波振荡器，构建连续时钟分配网络，降低偏斜和延迟。
ISSCC 2008Session 28Digital Circuits65nm CMOS
本文提出一种模块化全数字PLL架构，在65nm CMOS工艺中实现了两个PLL：一个覆盖1-2GHz，另一个覆盖24-32GHz。解决了传统模拟PLL在可移植性、可编程性和噪声抑制方面的不足，通过模块化设计实现了构建块的共享。
▸提出了一种模块化全数字PLL架构，允许在不同性能目标的设计点之间共享构建块。
▸在标准65nm CMOS工艺中同时实现了1-2GHz和24-32GHz两个宽频段操作，展示了全数字PLL的宽调谐范围能力。
ISSCC 2008Session 28Digital Circuits
该论文提出了一种工作在8-10GHz的低抖动分布式延迟锁定环（DLL），用于生成多相时钟。通过分布式架构解决了传统DLL在高频下因延迟单元失配导致的相位不准确问题。
▸提出分布式DLL架构，适用于8-10GHz高频多相时钟生成。
▸通过分布式设计降低延迟单元失配影响，实现低抖动性能。
ISSCC 2008Session 28Digital Circuits
该论文提出了一种用于Cell宽带引擎处理器的谐振全局时钟分配技术，通过集成电感器和边缘电容器来降低时钟功耗并改善时钟抖动。解决了高性能处理器中全局时钟分布的高功耗和时序稳定性问题。
▸创新点1：采用谐振时钟技术替代传统时钟树，利用LC谐振减少全局时钟的功耗和抖动。
▸创新点2：在芯片最后金属层设计小型电感器，避开C4焊盘阵列，实现紧凑布局。
ISSCC 2008Session 28Digital Circuits45nm CMOS
本文提出了一种采用45nm工艺的4Gb三维双堆叠多级NAND闪存，通过共享位线结构和单晶硅层堆叠(S3)方法，实现了高密度、低成本和高性能的存储解决方案。解决了传统平面NAND闪存密度提升受限的问题。
▸采用三维双堆叠结构，将两个NAND闪存层垂直堆叠，有效提高存储密度。
▸引入共享位线结构，减少互连复杂度，降低芯片面积和成本。
ISSCC 2008Session 28Digital Circuits
该论文提出了一种用于汽车MCU的8kB EEPROM仿真DataFLASH模块，通过结合擦除时间退化检测位和背景操作的软件均衡方案，显著提高了P/E耐久性。解决了EEPROM仿真中耐久性受限的问题。
▸提出了一种软件均衡方案，利用擦除时间退化检测位在背景操作中动态调整擦除分布，从而提升耐久性。
▸实现了代码Flash和E2FLASH之间的背景操作均衡，允许在有限块内增加最大P/E循环次数。
ISSCC 2008Session 28Digital Circuits56nm
该论文提出了一种采用56nm工艺的16Gb 3位/单元NAND闪存，实现了8MB/s的写速率，解决了高密度存储与写性能之间的平衡问题。
▸采用3位/单元(TLC)技术，在56nm节点实现16Gb高密度存储。
▸通过改进编程算法和电路设计，达到8MB/s的写速率，兼顾了容量和速度。
ISSCC 2008Session 16Digital Circuits65nm CMOS
该论文提出了一款65nm工艺下的亚阈值微控制器，集成了SRAM和开关电容DC-DC转换器。为了解决亚阈值区域延迟变化大、时序路径方差不同以及寄存器时序分布难以建模的问题，开发了定制时序闭合方法，通过商用工具生成路径列表并用定制脚本选择关键路径。
▸提出针对亚阈值区域延迟变化大、不同时序路径方差差异大的定制时序闭合方法。
▸集成开关电容DC-DC转换器以优化电源效率，支持亚阈值操作。
ISSCC 2008Session 16Digital Circuits65nm CMOS
该论文提出了一款在65nm CMOS工艺中实现的超低电压运动估计加速器，能够在230mV至1.4V的宽电压范围内工作，以优化能量-延迟权衡。它专门用于实时视频编码中的绝对差值和（SAD）计算，在320mV电压下仅消耗56µW功率，实现了411 GOPS/Watt的能效。
▸采用超低电压（低至230mV）工作模式，大幅降低功耗，同时通过宽电压范围支持动态能量-延迟优化。
▸针对运动估计中的SAD计算进行专用硬件加速，在极低功耗下实现高能效（411 GOPS/Watt）。
ISSCC 2008Session 16Digital Circuits0.13μm CMOS
本文提出一款采用0.13μm工艺的1080p高配置H.264/AVC视频编码器芯片，核心面积10mm²，功耗仅242mW。该芯片解决了高清视频编码中吞吐量、成本和功耗的挑战，相比720p基线设计复杂度降低4倍。
▸首次实现了1080p高配置H.264/AVC编码器的低功耗芯片，面积和功耗均显著优于现有设计。
▸通过算法与架构协同优化，在保持编码效率的同时大幅降低硬件复杂度和功耗。
ISSCC 2008Session 16Digital Circuits
该论文提出了一款512GOPS全可编程数字图像处理器，支持全高清1080p视频处理，解决了高分辨率、高帧率图像处理对计算能力和灵活性的需求。
▸实现了512GOPS的高性能全可编程架构，支持复杂自适应图像处理算法。
▸在低功耗条件下提供全高清1080p实时处理能力，适用于数码相机和摄像机。
ISSCC 2008Session 16Digital Circuits
该论文提出了一款符合DVB-S2标准的低功耗编解码器，基于64800比特LDPC和BCH码，实现了360mW功耗和105Mb/s数据率。解决了此前长LDPC码功耗过高（800mW-1020mW）而无法用于便携设备的问题。
▸实现了DVB-S2标准下业界最低功耗（360mW）的编解码器，相比此前方案功耗降低超过50%。
▸首次将长LDPC码（64800b）用于便携设备，通过架构与电路级优化突破功耗瓶颈。
ISSCC 2008Session 16Digital Circuits
本文提出了一种基于片上网络的并行处理器，集成了生物启发的视觉注意引擎。通过在目标识别前用视觉注意机制预先选择显著区域，减少了42%的计算成本，在583mW功耗下实现了125GOPS的性能。
▸利用生物启发的视觉注意机制，在预处理阶段过滤非显著区域，大幅降低后续目标识别的计算复杂度。
▸采用片上网络(NoC)架构连接多个并行处理单元，高效支持大量数据交易，实现高吞吐量。
ISSCC 2008Session 16Digital Circuits
该论文提出了一款名为iVisual的智能视觉传感器SoC，集成了2790fps的高速CMOS图像传感器和能效高达205GOPS/W的视觉处理器。解决了传统模拟片上处理精度损失和灵活性不足的问题，以及视觉处理器中并行数据到标量转换的瓶颈。
▸首次将高速CMOS图像传感器（2790fps）与高能效视觉处理器（205GOPS/W）单片集成，实现智能视觉传感。
▸提出了一种高效的视觉处理器架构，通过优化并行处理与决策处理的转换，降低了功耗并提升了能效。
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