ISSCC 2013Session 24Digital Circuits40nm LP CMOS
该论文提出了一种用于生物电信号(ExG)应用的动态可重构SoC，工作在0.4V超低电压和1MHz频率，采用40nm LP CMOS工艺。通过片上信号处理减少无线电通信能耗，解决了无线传感器节点的能量约束问题，实现了可靠且高能效的操作。
▸提出动态可重构架构，可根据应用需求灵活配置处理单元，提升能效。
▸实现0.4V超低电压操作，显著降低功耗，同时保证系统可靠性。
ISSCC 2013Session 24Digital Circuits65nm CMOS
本文提出了一款基于Razor技术的低功耗1GHz FIR加速器，采用时间借用跟踪流水线和近似纠错电路，在65nm CMOS工艺中实现。通过消除静态电压裕度，显著降低了功耗，并提供了对延迟故障的弹性。
▸首次将Razor技术应用于DSP加速器（FIR）而非传统微处理器流水线，拓展了Razor的应用范围。
▸提出时间借用跟踪流水线结构，有效处理时序违规并提高吞吐量。
ISSCC 2013Session 24Digital Circuits0.13μm CMOS
本文提出一种自超截止电源门控技术，结合状态保持，在0.3V超低电压下实现32位RISC核心，解决了超低电压设计中泄漏功耗与性能的矛盾，达到0.29fJ/cycle/gate的能效。
▸提出自超截止电源门控（Self-Super-Cutoff Power Gating），利用自身信号增强截止效果，有效降低泄漏电流。
▸集成状态保持功能，在电源门控模式下保留寄存器状态，实现快速唤醒，适用于间歇工作场景。
ISSCC 2013Session 24Digital Circuits28nm UTBB FDSOI
本文介绍了一款在28nm UTBB FDSOI工艺上实现的IEEE 802.11n LDPC解码器，展示了该电路相比28nm LP高k金属栅CMOS体硅工艺的性能优势，并引入了扩展体偏置范围技术以提升能效。
▸采用28nm UTBB FDSOI工艺，利用其超宽体偏置范围实现动态电压和阈值调节，显著降低功耗。
▸与28nm LP体硅CMOS工艺进行对比，量化了FDSOI在LDPC解码器中的能效和速度优势。
ISSCC 2013Session 24Digital Circuits
该论文提出了一种全并行非二进制LDPC解码器，通过细粒度动态时钟门控技术实现了1.15Gb/s的吞吐量，解决了非二进制LDPC解码器高复杂度与低能效的问题。
▸采用全并行架构实现非二进制LDPC解码，显著提升吞吐量。
▸引入细粒度动态时钟门控技术，降低动态功耗，提高能效。
ISSCC 2013Session 14Digital Circuits45nm SOI CMOS
该论文针对先进CMOS工艺中PVT变化导致的时序裕度问题，提出了一种名为Razor-Lite的侧信道错误检测寄存器。通过该寄存器实时检测时序错误，实现动态时序裕度恢复，从而提升性能或降低能耗。
▸提出Razor-Lite寄存器结构，利用侧信道（side-channel）而非传统主从触发器来检测时序错误，减少面积和功耗开销。
▸在45nm SOI CMOS工艺中实现了该错误检测寄存器，支持动态电压和频率调节，有效恢复时序裕度。
ISSCC 2013Session 14Digital Circuits
提出一种用于10mm片内互连的电流模式收发器，通过有源电感均衡技术降低功耗，实现了95fJ/b的能效，并采用自动关断机制减少静态功耗。
▸采用有源电感配置的PMOS二极管作为接收器负载，无需额外功耗即可实现均衡。
▸电流感测电路仅作为开漏发射极的负载，接收器无额外直流路径，发射机关断时自动关闭。
ISSCC 2013Session 14Digital Circuits
该论文提出了一种全数字混合温度传感器网络，用于密集热监测，以解决高性能处理器中片上温度传感器数量增加带来的面积和放置规则性挑战。
▸提出全数字混合温度传感器架构，实现面积高效和规则化的传感器阵列。
▸设计了可扩展的传感器网络，支持密集热监测和空间温度分布获取。
ISSCC 2013Session 14Digital Circuits
该论文提出了一种利用垂直/水平耦合谐振器的3D时钟分布方案，旨在解决高性能微处理器中时钟分配的低偏斜、低抖动和低功耗挑战。通过耦合环形振荡器替代传统H-tree和LC谐振器，有效降低了PVT变化引起的时钟偏斜。
▸提出垂直/水平耦合谐振器结构，实现3D时钟分布，减少芯片面积开销。
▸采用耦合环形振荡器替代LC谐振器，降低时钟偏斜和抖动，无需额外布局面积。
ISSCC 2013Session 14Digital Circuits65nm CMOS
该论文提出了一种数字时钟倍频器，实现了2.5GHz工作频率、2.2mW有源功耗和25μW关断功耗，具有2ps均方根长期抖动，并在3个参考时钟周期内完成上电。主要解决了传统时钟倍频器在功率循环中关断功耗高、上电时间长的问题，以实现能量比例操作。
▸提出了一种基于数字控制的时钟倍频器架构，能够在3个参考时钟周期内快速上电，显著降低功率循环的能量开销。
▸实现了极低的25μW关断功耗，同时保持2.2mW的有源功耗和2ps均方根长期抖动性能，兼顾了高性能与低功耗。
ISSCC 2013Session 14Digital Circuits
该论文提出了一种面积为0.026mm²、功耗5.3mW的32-2000MHz数字小数-N锁相环，采用相位插值相位-数字转换器，解决了全数字PLL噪声大、功耗高以及混合方法中模拟电路设计困难的问题。
▸提出一种基于相位插值的相位-数字转换器，实现了宽频率范围的高分辨率相位检测。
▸采用全数字架构结合相位插值技术，在极低面积和功耗下实现了小数分频功能。
ISSCC 2013Session 14Digital Circuits65nm CMOS
该论文提出了一种采用高频随机调制（RM）而非低频周期调制的全数字锁相环（ADPLL），用于生成扩频时钟（SSC）。该方法显著降低了累积抖动（降低8倍），同时不影响EMI抑制或周期抖动，并允许减少或移除高速外设中的FIFO深度。
▸首次在数字PLL中使用高频随机调制替代低频周期调制来生成扩频时钟，简化了实现并大幅降低累积抖动。
▸通过随机调制技术，在保持相同EMI抑制效果的同时，显著减少了FIFO深度需求，甚至可在低速接口中完全移除FIFO。
ISSCC 2013Session 14Digital Circuits
该论文提出了一种用于数字电视和视频应用的合成像素时钟发生器，采用双环架构来降低环形振荡器DCO的相位噪声，实现了0.032mm2面积和3.1mW功耗，集成抖动为30psrms，DCO调谐范围为10-630MHz。
▸采用双环架构（模拟环和数字主环）有效抑制环形振荡器DCO的相位噪声，解决了低输入频率下环路带宽受限导致的抖动问题。
▸实现了极小的芯片面积（0.032mm2）和低功耗（3.1mW），同时保持宽调谐范围和低抖动性能。
ISSCC 2013Session 14Digital Circuits
提出一种双环注入锁定PLL，采用可综合的全数字PVT校准电路，实现了0.022mm²面积和970μW低功耗，FOM达-243dB。解决了传统注入锁定PLL在PVT变化下校准困难的问题，降低了时序约束。
▸提出双环注入锁定PLL架构，结合全数字PVT校准电路，实现低面积低功耗。
▸采用可综合的数字校准电路，避免模拟校准的时序约束，提升环境适应性。
ISSCC 2012Session 14Digital Circuits65nm CMOS
该论文提出了一种数字稳定的Type-III锁相环（PLL），采用环形压控振荡器（VCO），在65nm CMOS工艺下实现了1.01psrms的集成抖动。通过粗调路径增加一个原点极点，将传统Type-II PLL转换为Type-III结构，有效降低了由于KVCO增益较大引起的电荷泵和环路滤波器相位噪声贡献，同时保持了宽调谐范围。
▸提出Type-III PLL架构，利用粗调路径的窄带宽模拟滤波器增加原点极点，在不增加输出抖动的前提下实现宽调谐范围。
▸采用数字稳定技术，优化环路参数，进一步抑制噪声，实现低抖动性能。
ISSCC 2012Session 14Digital Circuits22nm CMOS
该论文提出了一种无时间数字转换器(TDC)的全数字锁相环(ADPLL)用于移动SoC时钟生成，实现了200至3200MHz的宽频率范围和3mW的低功耗。通过将相位和频率检测完全数字化，解决了传统PLL在可扩展性和低功耗方面的挑战。
▸提出无TDC的ADPLL架构，将相位和频率检测推入数字域，消除了模拟电路和TDC带来的面积与功耗开销。
▸在22nm CMOS工艺下实现了极低功耗（3mW）和宽频率范围（200-3200MHz），适用于移动SoC的始终在线场景。
ISSCC 2012Session 14Digital Circuits90nm CMOS
该论文提出了一种在90nm CMOS工艺下实现的全数字延迟锁定环（ADDLL），工作频率范围为6.7MHz至1.24GHz，核心面积仅为0.0318mm²。通过创新的电路设计解决了传统模拟DLL在先进工艺下面临的高漏电流、低电源电压等问题，并实现了快速锁定和宽频率范围。
▸提出了一种面积高效的全数字DLL架构，通过优化延迟单元和数字控制逻辑，在宽频率范围内实现了极小的芯片面积（0.0318mm²）。
▸实现了快速锁定机制，能够在宽频率范围内快速达到锁定状态，适用于高性能数字系统的同步需求。
ISSCC 2012Session 14Digital Circuits
该论文提出了一种1.5GHz、890µW的数字MDLL（乘法延迟锁定环），实现了400fs rms的积分抖动和-55.6dBc的参考杂散。通过数字架构解决了传统数字PLL中带宽折衷导致的TDC量化误差与振荡器相位噪声抑制冲突问题。
▸提出低功耗数字MDLL架构，在1.5GHz下仅消耗890µW，实现超低功耗时钟合成。
▸通过数字域设计有效抑制参考杂散（-55.6dBc）和电源噪声灵敏度（20fs/mV），提高时钟纯净度。
ISSCC 2012Session 14Digital Circuits
本文提出了一种高分辨率、低功耗的ΔΣ时间数字转换器（TDC）和Bang-Bang数字锁相环（PLL）。TDC采用时间差累加器实现0.004mm²面积和250µW功耗，PLL使用伪随机数发生器（PRNG）以2.5mW功耗实现0.012mm²面积，解决传统TDC功耗高和模拟电路复杂的问题。
▸提出时间差累加器（Time-Difference Accumulator）技术，实现小面积低功耗的ΔΣ TDC。
▸在Bang-Bang数字PLL中引入伪随机数发生器（PRNG），降低带内噪声或抖动。
ISSCC 2012Session 10Digital Circuits
该论文介绍了K超级计算机的架构，采用超过54.8万个SPARC64 VIIIfx处理器核心，实现了8.162 PetaFLOPS的峰值性能。通过6维Mesh/Torus网络高效互联，解决了大规模并行计算中核心通信和功耗平衡的挑战。
▸采用超过54.8万个标量处理核心构建大规模并行系统，实现8.162 PetaFLOPS性能。
▸通过6维Mesh/Torus拓扑网络实现高效核心间通信，降低延迟并提升带宽。
ISSCC 2012Session 10Digital Circuits
本文提出了一种名为Centip3De的3D堆叠系统，通过近阈值计算（NTC）技术大幅降低功耗，实现了3930 DMIPS/W的高能效，集成了64个ARM Cortex-M3核心，解决了3D集成中功率密度过高的问题。
▸采用近阈值计算（NTC）技术，在接近阈值电压下运行核心，显著降低功耗。
▸利用3D堆叠技术集成64个ARM Cortex-M3核心，实现高计算密度和能效。
ISSCC 2012Session 10Digital Circuits
提出3D-MAPS，一种通过硅通孔（TSV）技术将多核处理器与堆叠存储器集成在一起的3D大规模并行处理器。该芯片首次实现了完整功能的多核处理器与存储器堆叠，解决了3D集成中系统层面实现的关键挑战。
▸首次实现完整功能的多核处理器与堆叠存储器的3D集成，验证了TSV技术在系统级应用的可行性。
▸采用大规模并行架构与垂直互联，显著提升处理器与存储器之间的带宽和能效。
ISSCC 2012Session 10Digital Circuits45nm CMOS
A 3D System Prototype of an eDRAM Cache Stacked Over Processor-Like Logic Using Through-Silicon Vias
本文介绍了一种3D系统原型，通过将eDRAM缓存层堆叠在处理器逻辑层之上，并利用硅通孔（TSV）实现高带宽互连，解决了传统2D集成中互连带宽不足的问题。该原型基于IBM Power7处理器的L3缓存设计，采用45nm CMOS工艺制造。
▸首次实现了处理器逻辑与eDRAM缓存的3D堆叠集成，利用TSV提供高密度、高带宽的层间互连，显著提升系统性能。
▸基于商用处理器（Power7）的L3缓存设计，展示了3D集成在真实处理器架构中的可行性。
ISSCC 2012Session 10Digital Circuits32nm CMOS
该论文提出了一种在32nm CMOS工艺下实现的2.05GVertices/s、151mW的照明加速器，用于3D图形顶点和像素着色中的高性能照明计算。通过硬件加速单周期吞吐量的照明计算，显著提升了几何渲染的能效和性能。
▸采用单周期吞吐量的硬件加速器架构，实现高速照明计算
▸针对顶点和像素着色器中的复杂浮点运算进行优化，在不牺牲性能的前提下大幅降低功耗
ISSCC 2012Session 10Digital Circuits32nm CMOS
该论文提出了一种在32nm CMOS工艺下、工作频率1.45GHz的可变精度浮点融合乘加单元，能够在52至162GFLOPS/W的能效范围内运行。通过引入实时确定性跟踪技术，该单元在低精度模式下实现高能效，同时在高精度模式下保持准确性，解决了传统浮点单元在精度与能效之间无法动态平衡的问题。
▸提出可变精度浮点融合乘加(FMA)架构，支持运行时精度选择，实现单周期吞吐量。
▸引入实时确定性跟踪(certainty tracking)机制，在低精度操作时自动降低能耗，同时保证高精度结果的准确性。
ISSCC 2012Session 10Digital Circuits65nm CMOS
该论文提出了一种基于电容驱动的源同步串行片上链路，解决了多核MPSoC中全局通信的高带宽、低功耗和同步问题。在65nm CMOS工艺上实现了90Gb/s的数据传输速率，传输距离达6mm。
▸采用电容耦合驱动技术替代传统的RC延迟限制的长线驱动，降低功耗并提高速度。
▸实现源同步架构，避免全局高速时钟分布，适用于GALS系统。
ISSCC 2012Session 10Digital Circuits22nm CMOS
本文提出了一种在22nm CMOS工艺下实现的280mV至1.1V宽电压工作、256位可重构SIMD向量置换引擎，通过32条目×256b多端口寄存器文件和256b字节任意置换交叉开关，支持二维shuffle操作，解决了高性能处理器中向量数据重排的高吞吐量和能效问题。
▸实现了4路至32路可重构SIMD向量置换，支持宽电压范围（280mV-1.1V）以适应不同能效需求
▸采用256b字节级任意置换交叉开关和二维shuffle架构，实现灵活高效的数据重排，提升多媒体和信号处理性能
ISSCC 2011Session 19Digital Circuits
该论文提出了一种采用超级流水线技术的1024点复数FFT核心，在0.27V超低电压下工作，频率达30MHz，单次变换能耗仅17.7nJ，解决了低电压下因漏电增加导致能量效率退化的问题。
▸提出超级流水线（Super-Pipelining）技术，在亚阈值电压区域实现高性能，突破了传统电压缩放中能量效率的Vmin限制。
▸通过优化流水线深度和电路结构，在0.27V超低电压下仍能保持30MHz的工作频率，同时实现17.7nJ/transform的高能效。
ISSCC 2011Session 19Digital Circuits0.13µm CMOS
该论文提出了一种基于施密特触发逻辑的标准单元设计技术，能够在0.13µm CMOS工艺下实现62mV的超低电压工作。通过利用施密特触发器的滞回特性，解决了亚阈值电路中因工艺变化导致的逻辑门失效问题，从而在极低电源电压下实现可靠的数字逻辑操作。
▸提出使用施密特触发逻辑替代传统CMOS逻辑，利用其滞回特性增强噪声容限，使电路能在62mV的极低电压下稳定工作。
▸开发了基于标准单元的设计流程，将施密特触发逻辑集成到标准单元库中，便于自动化综合和布局布线。
ISSCC 2011Session 19Digital Circuits40nm CMOS
该论文提出了一种自适应耦合触发器（ACFF），通过减少晶体管数量并采用单相时钟技术，在40nm CMOS工艺中实现了77%的能耗节省，解决了传统触发器因内部节点冗余翻转导致的高功耗问题。
▸提出自适应耦合配置，通过减少内部节点冗余翻转来降低功耗，同时仅使用22个晶体管，比现有低功耗触发器更小。
▸采用单相时钟方案，简化时钟分布网络，进一步降低动态功耗。
ISSCC 2011Session 19Digital Circuits65nm
该论文在65nm低功耗部分耗尽SOI (LP PD-SOI) 和传统低功耗体硅 (LP Bulk) 工艺上实现了相同的LDPC编解码器电路，并进行公平比较。结果表明PD-SOI能够在相同电压下提高最大频率，或在相同频率下降低动态功耗，并通过针对PD-SOI优化的数字电源切换技术进一步改善性能。
▸在相同的65nm低功耗工艺节点上，系统性地比较了PD-SOI和体硅在LDPC编解码器中的频率与功耗表现。
▸采用了针对LP PD-SOI优化的自适应功率门控体偏置技术，有效降低了漏电并提升了能效。
ISSCC 2011Session 19Digital Circuits
该论文设计了一款集成嵌入式铁电存储器(FeRAM)的微控制器，用于能量收集应用。通过极低功耗设计（82µA/MHz），解决了能量收集电源峰值电流有限的问题，实现了可靠的自供电系统。
▸首次将嵌入式FeRAM与超低功耗微控制器集成，实现非易失性存储且写入能耗极低。
▸采用多种低功耗技术（如时钟门控、电压缩放）使整体功耗降至82µA/MHz，适应能量收集的峰值电流限制。
ISSCC 2011Session 19Digital Circuits
该论文提出一款电压可扩展的生物医学信号处理器，用于心电图（ECG）处理。通过在0.4V低电压下工作，实现了1MHz的时钟频率和13pJ/cycle的能量效率，解决了传统亚阈值设计工作频率低的问题。
▸提出电压可扩展的架构，在亚阈值区域实现1MHz的工作频率，远高于传统kHz级频率。
▸针对ECG信号处理进行优化，在0.4V超低电压下达到13pJ/cycle的极低能量消耗。
ISSCC 2010Session 9Digital Circuits
本文提出一种通过原位退化感知实现早期检测氧化物击穿的方法，用于动态监控芯片的可靠性。该方法允许减少不必要的保守电压裕度，从而提升性能，并针对缺陷芯片通过降低供电电压和限制峰值温度延长其寿命。
▸提出运行时动态监控氧化物击穿（OBD）的方法，替代传统的先验统计寿命预测，减少保守电压裕度。
▸利用原位退化感知电路实时检测击穿事件，实现对于不同芯片和运行条件的自适应电压调节和寿命管理。
ISSCC 2010Session 9Digital Circuits
该论文提出了一种用于高性能处理器的原位延迟松弛监测器，采用全数字自校准的5ps分辨率时间数字转换器，直接测量路径时序裕量以应对工艺、电压和温度变化。相比传统增加裕量的方法或复杂的纠错方案，该设计以最小侵入性实现了高精度监测，有助于动态调整时序、提升性能并降低功耗。
▸提出全数字自校准的5ps分辨率时间数字转换器，实现原位延迟松弛监测，避免传统模拟电路的复杂性。
▸采用最小侵入式设计，直接嵌入关键路径中，能够捕获局部PVT变化，无需额外时序裕量或复杂纠错逻辑。
ISSCC 2010Session 9Digital Circuits
该论文提出了一种鲁棒的低电压高灵敏度传感器，用于准确表征随机工艺变化（如阈值电压波动），解决了传统方法需要大量数据分析或只能测量两个器件失配的局限性。该传感器基于数字阵列结构，能够提供更丰富的统计信息，适用于SRAM、灵敏放大器等关键晶体管的匹配优化。
▸提出一种鲁棒的低电压高灵敏度传感器，能够在低电压下准确测量随机阈值电压波动。
▸采用数字阵列结构，克服了传统方法只能测量两个器件失配的局限，提供更多统计数据。
ISSCC 2010Session 9Digital Circuits65nm CMOS
本文提出一种基于微控制器的PVT（工艺、电压、温度）控制系统，用于65nm工艺的72Mb同步SRAM。通过将芯片分为四个独立电源域（存储核心、外围逻辑、模拟电路和I/O），利用片上微控制器实时监测并调整各域供电，有效应对工艺变化带来的工作裕度、漏电和速度问题，提升SRAM的可靠性和良率。
▸将微控制器集成到SRAM芯片中，实现对四个独立电源域的片上PVT自适应控制，无需外部干预。
▸通过分离并独立控制存储核心、外围逻辑、模拟电路和I/O的供电，精确补偿工艺、电压和温度波动，从而优化工作裕度并降低亚阈值漏电。
ISSCC 2010Session 9Digital Circuits90nm CMOS
该论文提出了一种采用自适应预加重技术的片上信令方案，旨在解决高性能VLSI系统中互连线的延迟、带宽和能量挑战。通过减少中继器数量并优化信令效率，实现了高带宽和低能耗的片上通信。
▸提出自适应预加重电路，动态调整驱动强度以补偿信道损耗，提升信号完整性
▸结合电容模式或电流模式信令，降低能量消耗并减少中继器使用
ISSCC 2010Session 9Digital Circuits45nm
本文介绍了一款用于45nm 8核企业级Xeon处理器的片上环形互连架构，实现了1.2 TB/s的高带宽和低延迟共享L3缓存访问，同时兼顾设计模块化、低功耗和低面积开销。
▸采用环形互连拓扑结构，支持10个环站点（Cbox、Sbox等）的高效通信，满足多核处理器的高带宽需求。
▸通过优化环停布局和信号传输路径，实现了低延迟的共享L3缓存访问，提升了系统性能。
ISSCC 2010Session 9Digital Circuits45nm SOI
该论文详细介绍了POWER7微处理器中时钟存储元件(CSE)及本地时钟电路的设计，解决了在45nm SOI工艺下高性能微处理器中时钟分配与存储元件的时序、功耗和可靠性问题。
▸针对45nm SOI技术优化了时钟存储元件的拓扑结构，提高了时序裕度和抗噪声能力。
▸提出了一种高效的本地时钟分配策略，降低了时钟歪斜和功耗。
ISSCC 2010Session 9Digital Circuits
该论文提出了一种使用零相位时钟缓冲器延迟锁定环（DLL）的低偏斜时钟分布方案，解决了传统H-tree时钟分布网络中因导线和缓冲器不匹配引起的时钟偏斜问题。通过采用DLL替代PLL，实现了多个时钟端点之间的低偏斜同步。
▸提出了零相位时钟缓冲器DLL架构，能够在多个时钟分支之间实现低偏斜，无需复杂的H-tree或网格结构。
▸相比于传统的PLL+H-tree方案，该DLL方法具有更低的相位噪声和更好的匹配特性，简化了时钟分布设计。
ISSCC 2010Session 9Digital Circuits
本文提出一种精确跟踪的NBTI退化监测器，能够独立于NBTI恢复效应对延迟退化进行快速测量，解决了传统监测器因恢复效应导致测量不准的问题。
▸提出一种不受NBTI恢复效应影响的监测方法，通过在1µs内完成测量避免退化恢复。
▸采用精确跟踪机制，实现高精度实时监测NBTI导致的延迟退化。
ISSCC 2010Session 9Digital Circuits65nm CMOS
该论文提出了一种针对80核处理器的片内变化感知动态电压频率缩放核心映射和线程跳跃技术，解决了多核处理器中由于工艺变化导致的性能和功耗不均问题。通过动态调整核心映射和线程分配，实现了更高的能效和性能一致性。
▸提出了一种动态电压频率缩放（DVFS）核心映射方法，能够根据片内变化自适应调整核心电压和频率。
▸引入了线程跳跃技术，通过在线程执行过程中动态迁移线程以优化功耗和性能。
ISSCC 2010Session 26Digital Circuits0.18µm CMOS
该论文提出了一种1GHz的全数字锁相环(ADPLL)，采用子指数时间数字转换器(TDC)实现了1.25ps的最小分辨率。该TDC通过新颖的架构解决了传统Vernier延迟链在分辨率、检测范围和功耗之间的矛盾，实现了高分辨率和大检测范围。
▸提出了子指数(Sub-Exponent) TDC架构，突破了传统TDC分辨率受限于单级反相器延迟的限制。
▸实现了1.25ps的高时间分辨率，同时保持了较大的检测范围，并降低了功耗和转换时间。
ISSCC 2010Session 26Digital Circuits
本文提出了一种数字密集型、可重构的分数-N锁相环，覆盖86MHz至12GHz频率范围。通过两步背景校准实现了面积高效（0.01mm²）且能量高效（15pJ/Shot）的5ps分辨率TDC，并利用静态失配校准将DAC面积减小4倍。该PLL支持数字相位调制，环路带宽可调，在7GHz时实现了-144dBc/Hz@20MHz偏移的相位噪声。
▸采用两步背景校准技术，实现了5ps分辨率、15pJ/Shot能量效率的TDC，面积仅0.01mm²。
▸通过静态失配校准将DAC面积降低4倍，同时保持性能。
ISSCC 2010Session 26Digital Circuits65nm CMOS
本文提出了一种无时间数字转换器（TDC）的分数-N数字锁相环（PLL），采用数字控制环形振荡器，在65nm CMOS工艺中实现了1.4ps均方根周期抖动。该设计避免了传统TDC架构的复杂性和校准需求，同时支持分数-N合成，适用于扩频时钟等应用。
▸提出无TDC的分数-N数字PLL架构，通过数字控制环形振荡器实现低抖动，降低了系统复杂度和校准开销。
▸采用数字控制环形振荡器替代传统压控振荡器，结合数字相位检测实现分数-N合成，无需TDC即可达到1.4psrms周期抖动性能。
ISSCC 2010Session 26Digital Circuits
该论文提出了一种3MHz带宽、3.6GHz的数字分数N锁相环，结合了4ps时间数字转换器（TDC）与数字线性化算法，以及带有失配消除算法的反馈相位插值器。解决了TDC非线性导致的杂散问题以及相位插值器失配引起的相位误差，实现了快速准确的杂散消除。
▸采用4ps分辨率的亚门延迟TDC，并结合数字线性化算法实现无乘法器计算，快速消除杂散。
▸提出反馈相位插值器与数字失配消除算法，无需复杂校准环路即可后消除相位误差。
ISSCC 2010Session 26Digital Circuits
该论文提出基于子采样相位检测的参考杂散抑制技术，在2.2GHz锁相环中实现了-80dBc的参考杂散，并支持高达1/2的环路带宽与参考频率之比。解决了传统PLL在高带宽下参考杂散恶化的问题。
▸提出子采样相位检测器，通过降低鉴相器上的纹波电压来抑制参考杂散。
▸实现了高环路带宽与参考频率比（fBW/fref=1/2）下的低杂散性能，突破了传统PLL的带宽限制。
ISSCC 2010Session 26Digital Circuits
提出一种无校准的分数-N数字PLL，通过将时间数字转换器（TDC）嵌入VCO内部并采用失配滤波技术改善线性度，仅使用整数-N分频器即可实现分数-N功能，无需额外的校准电路。
▸将TDC嵌入VCO内部，简化了传统DPLL中TDC与VCO的接口，降低了对TDC线性度的要求。
▸提出失配滤波技术，有效改善TDC的线性度，从而消除分数-N DPLL所需的校准步骤。
ISSCC 2010Session 26Digital Circuits
该论文提出了一种2.1至2.8GHz的全数字频率合成器，采用时间窗口TDC技术，在实现低相位噪声的同时降低了功耗，解决了WiFi/WiMAX等无线系统中高分辨率TDC功耗大的问题。
▸提出时间窗口TDC，通过仅在相位误差窗口内工作来降低功耗，同时保持高时间分辨率。
▸采用全数字架构，消除了大尺寸片上无源滤波器，并改善了低电源电压下的性能。