ISSCC 2017Session 8Digital Circuits65nm CMOS
该论文提出了一种基于级联环的数字注入锁定时钟倍频器，在65nm CMOS工艺下实现了2.5-5.75GHz的频率范围、5mW功耗和0.3ps rms抖动。通过边缘替换技术有效抑制环形振荡器噪声，解决了传统PLL噪声抑制带宽受限的问题。
▸采用级联环结构实现数字注入锁定，提高了噪声抑制带宽并降低了抖动。
▸在低功耗（5mW）下实现了宽频率范围（2.5-5.75GHz）和低抖动（0.3ps rms），优于传统PLL方案。
ISSCC 2017Session 8Digital Circuits65nm CMOS
该论文提出了一种基于噪声隔离LDO的可综合注入锁定PLL，通过离散时间LDO实现时移操作，隔离PLL免受电源和LDO噪声影响，从而在噪声SoC环境中保持鲁棒性。在65nm CMOS工艺下，采用标准单元库和数字设计工具实现，在0.9GHz振荡频率下实现了0.42ps抖动和3.8mW功耗。
▸提出噪声隔离LDO，采用离散时间操作实现时移，有效隔离PLL与电源及LDO噪声。
▸完全使用标准单元库和数字设计工具实现PLL核心布局，实现可综合设计。
ISSCC 2017Session 8Digital Circuits
提出了一种基于Bang-Bang相位和频率检测器的全数字锁相环(PLL)，通过噪声自调整技术来应对工艺、电压和温度(PVT)变化导致的性能退化。该PLL实现了0.8至3.2GHz的宽频率范围，并获得了2.5ps的RMS抖动。
▸采用Bang-Bang相位和频率检测器实现全数字PLL，避免了模拟电路对PVT变化的敏感性
▸提出噪声自调整机制，动态补偿DCO增益和噪声变化，提高环境适应性
ISSCC 2017Session 8Digital Circuits
这篇论文提出了一种基于2晶体管放大器的物理不可克隆函数（PUF）单元，实现了仅553F2的极小面积和1.67%的低原生不稳定性，解决了PUF在安全应用中面积大、稳定性差的问题。
▸首次采用2晶体管放大器结构作为PUF单元，大幅缩小面积至553F2，突破了传统PUF的面积瓶颈。
▸实现了1.67%的超低原生不稳定性，无需纠错或屏蔽电路即可保持高可靠性。
ISSCC 2017Session 8Digital Circuits65nm CMOS
该论文提出了一种基于差分环形振荡器与反馈电阻的鲁棒真随机数发生器（TRNG），在65nm CMOS工艺中实现，具有8Mb/s的吞吐率和28Mb/mJ的能效。通过差分结构和反馈电阻提升对PVT变化的鲁棒性，无需复杂校准电路。
▸采用差分环形振荡器并引入反馈电阻，增强随机比特对工艺、电压、温度变化的鲁棒性。
▸实现高能效（28Mb/mJ）的随机比特生成，吞吐率8Mb/s，无需复杂的校准或偏置控制。
ISSCC 2017Session 8Digital Circuits
本文提出一种安全感知的集成降压稳压器，用于提高AES-128加密核心对电源侧信道攻击（如DPA和CPA）的抵抗能力。通过带宽限制的集成低压差稳压器、多相开关电容稳压器以及相随机化等技术，实现了数据无关的电源电流模式，从而有效抵御侧信道攻击。
▸首次将集成降压稳压器与安全设计相结合，通过稳压器的带宽限制和相随机化技术，在不显著增加面积和功耗的情况下，显著提升加密核心的侧信道攻击抵抗能力。
▸提出一种多相开关电容电压调节器架构，结合相位随机化，能够有效平滑电源电流的统计特性，使得攻击者难以从电源侧提取密钥信息。
ISSCC 2017Session 20Digital Circuits
该论文提出了一种用于双耳助听器的ANSI S1.11 1/3倍频程滤波器组芯片，支持每耳双麦克风。通过采用电荷恢复逻辑设计，在约1MHz的低时钟频率下实现了13.8µW的超低功耗，解决了双耳多麦克风系统计算和功耗需求高的问题。
▸提出了一种零短路电流的电荷恢复逻辑（Zero-ShortCircuit-Current Logic），在低时钟频率下消除了传统电荷恢复逻辑中的短路电流问题，显著降低功耗。
▸实现了双耳双麦克风数字ANSI S1.11滤波器组，在保持低功耗的同时有效抑制噪声干扰并保留耳间时间线索。
ISSCC 2017Session 20Digital Circuits
本文提出了一种基于事件驱动控制的数字低压差稳压器（LDO），实现了完全集成的100pF输出电容，在0.5V输入电压下提供1.44mA级别的负载电流。该设计通过事件驱动方案大幅降低了输出电容需求，避免了传统高频数字LDO的功率效率问题。
▸事件驱动（ED）控制方案代替传统同步时钟，显著减小所需输出电容，实现完全片上集成。
▸在超低输入电压（0.5V）下实现数字LDO，适用于近阈值电压供电场景。
ISSCC 2017Session 20Digital Circuits
提出了一种双对称输出开关电容转换器，采用动态功率单元和频率比较机制，通过自动调整功率单元来最小化交叉调节，适用于多输出电源管理。
▸提出双对称输出架构，通过两个对称的开关电容转换器实现独立输出。
▸引入动态功率单元和频率比较环路，根据输出频率差异自动调整功率单元分配，有效抑制交叉调节。
ISSCC 2017Session 20Digital Circuits
该论文提出了一种无输出电容的模拟辅助数字低压差稳压器（LDO），采用三环控制架构，解决了传统数字LDO需要大输出电容且响应慢的问题，实现了快速瞬态响应和面积节省。
▸提出模拟辅助数字控制架构，结合模拟环路的快速响应和数字环路的精确调节能力，实现无输出电容的LDO设计。
▸采用三环控制策略（包括快速模拟环路、慢速数字环路和自适应环路），在负载跳变时快速稳定输出电压，同时保持低静态功耗。
ISSCC 2017Session 20Digital Circuits
该论文提出了一种基于逐次逼近的数字低压差稳压器（DLDO），通过PD补偿和亚LSB占空比控制技术，实现了从100nA到2mA的宽负载电流范围，并达到15.1ns的快速瞬态响应，解决了传统模拟LDO在低输入电压下无法工作的问题。
▸采用逐次逼近架构实现数字LDO，结合PD补偿技术提高环路稳定性。
▸引入亚LSB占空比控制，实现精细的电压调节和低纹波输出。
ISSCC 2017Session 20Digital Circuits
本文提出了一种具有抗PVT变化技术的数字低压差稳压器（DLDO），用于动态电压缩放（DVS）和自适应电压缩放（AVS）应用。该技术旨在提高稳压器在不同工艺、电压和温度条件下的稳定性和性能，从而实现快速、低成本且节能的片上电源管理。
▸提出了一种抗PVT变化的技术，使数字LDO在工艺、电压和温度变化下仍能保持稳定和高效。
▸针对DVS和AVS应用优化了数字LDO的带宽和响应速度，支持快速电压调节。
ISSCC 2017Session 20Digital Circuits14nm
本文提出一种数字控制的全集成电压调节器，采用14nm工艺集成了带有平面磁芯的片上螺线管电感，解决了高效宽范围本地供电和快速瞬态响应的问题，适用于细粒度DVFS域。
▸采用数字控制实现快速瞬态响应，支持宽范围电压调节。
▸集成片上螺线管电感器，带有平面磁芯，提高了电流密度和效率，减少了外部元件。
ISSCC 2016Session 8Digital Circuits
该论文提出了一种基于3晶体管电流的误差检测与纠正(EDAC)技术，并成功应用于ARM Cortex-R4处理器，旨在消除传统时序裕量带来的性能与功耗损失。通过电流模式检测关键路径时序违规，实现了低开销、高能效的错误修复。
▸采用3晶体管电流检测替代传统电压或翻转检测，降低了面积和功耗开销。
▸在商用ARM Cortex-R4处理器上实现完整的EDAC系统，验证了实际应用中的有效性。
ISSCC 2016Session 8Digital Circuits45nm
该论文提出了一种基于物理不可克隆函数（PUF）的安全密钥生成方案，在45nm智能卡芯片上实现了极低的密钥错误率（2E-38）。通过利用芯片制造过程中的MOSFET失配等固有特性，解决了传统非易失性存储器（NVM）方案中存在的主动数据探测和外部密钥传输等安全问题。
▸实现了极低的密钥错误率（2E-38），显著提升了PUF的可靠性。
▸在45nm智能卡芯片上集成PUF，适用于低功耗安全应用。
ISSCC 2016Session 8Digital Circuits16nm FinFET CMOS
该论文提出了一种平衡电荷回收总线（BCRB），通过堆叠两个CMOS重复线链路实现二次方功耗节省，解决了大芯片中全局互连功耗日益增长的问题。在16nm FinFET CMOS工艺下，该总线实现了1.7至2.6 Gb/s/线的数据传输速率，每比特每毫米能耗仅为6.5至23.3 fJ。
▸提出平衡电荷回收总线（BCRB）架构，通过堆叠两个CMOS重复线链路实现二次方功耗节省。
▸采用时钟转发技术，支持高速数据传输并降低功耗。
ISSCC 2016Session 8Digital Circuits
本文提出了一种全集成三输出开关电容电源管理单元，适用于物联网系统，在20nW至500μW负载范围内实现60%的峰值效率。通过环境自适应和负载调节技术，解决了传统转换器转换比有限的问题，实现了宽负载范围的高效供电。
▸提出三输出全集成开关电容DC-DC架构，支持多个独立电压输出，满足IoT系统多电压需求。
▸引入环境自适应技术，动态调整转换比以优化效率，适应不同工作条件。
ISSCC 2016Session 8Digital Circuits22nm CMOS
本文提出了一种在22nm图形执行核心中通过自适应电压缩放和动态功率管理来减少后硅电压保护带的方法。通过集成混合数字LDO/SCVR稳压器和保留触发器，实现了自主DVFS，降低了固有VMIN和泄漏功耗，从而在保证性能的同时缩小了电压裕量。
▸采用自适应电压缩放技术，根据实际硅片特性动态调整电压，减少传统保守电压保护带带来的功耗浪费。
▸集成混合数字LDO/SCVR稳压器，在共享电源轨场景下实现低成本自主DVFS，支持多种电源模式切换。
ISSCC 2016Session 8Digital Circuits
提出一种用于移动应用处理器的200mA数字低压差稳压器（LDO），采用粗-细双环路控制架构。该设计旨在减少外部电容数量，抑制PCB寄生电感引起的电源纹波问题。
▸粗-细双环路数字控制技术，在保证高电流能力的同时实现快速瞬态响应
▸通过数字LDO架构减少对片外大电容的依赖，适用于移动AP的紧凑供电方案
ISSCC 2016Session 8Digital Circuits
该论文提出一种基于事件驱动PI控制的全集成低压差稳压器（LDO），通过事件驱动方式缩短控制环路延迟，从而无需片外大输出电容，实现了低功耗和小面积集成。
▸提出事件驱动PI控制算法，仅在负载变化时触发控制动作，大幅降低功耗和环路延迟。
▸实现全集成LDO，无需片外输出电容，适用于SoC多电源域。
ISSCC 2016Session 8Digital Circuits
本文提出了一种4×4×2同构可扩展3D片上网络电路，采用异步容错设计，实现了326MFlit/s的吞吐量和0.66pJ/b的能效，解决了3D集成中通信距离缩短带来的计算密度提升问题。
▸提出了一种同构可扩展的3D NoC架构，支持垂直堆叠的2层4×4网格，实现高效的三维通信。
▸采用异步电路设计，增强了系统的鲁棒性和容错能力，同时降低了功耗。
ISSCC 2016Session 19Digital Circuits65nm CMOS
本文提出一种基于时间积分控制的2.2GHz锁相环（PLL），采用65nm CMOS工艺，面积仅0.0021mm²，功耗1.82mW。通过时间域积分替代传统大环路滤波器电容，解决了模拟电荷泵PLL面积大的问题。
▸提出时间域积分控制（Time-Based Integral Control）技术，用数字时间转换器替代大电容实现环路滤波，大幅减小芯片面积。
▸在65nm CMOS下实现了0.0021mm²的超小面积PLL，同时保持低功耗（1.82mW）和2.2GHz的工作频率。
ISSCC 2016Session 19Digital Circuits
an all-digital PLL (ADPLL). In such studies, a key topic relates to the resolution and linearity of the TDC. Power-hungry techniques, such as a Vernier delay line (VDL) and a time amplifier (TA) [1,2]
ISSCC 2016Session 19Digital Circuits
该论文提出了一种电压可缩放、频率无关的准谐振时钟（QRC）实现方案，解决了传统谐振时钟在宽电压-频率（VF）范围内可扩展性差的问题，从而支持0.7V至1.2V的动态电压频率调整（DVFS）系统。
▸提出准谐振时钟（QRC）架构，实现频率无关的谐振操作，克服了传统谐振时钟对频率的依赖性。
▸通过电压可缩放设计，使QRC能在0.7V至1.2V的宽电压范围内高效工作，支持DVFS系统。
ISSCC 2016Session 19Digital Circuits
该论文提出了一种3.2GHz数字锁相环（PLL），通过背景电源噪声消除技术来抑制电源噪声对PLL抖动性能的影响，避免了传统去耦电容或低压差稳压器（LDO）带来的面积和功耗开销。
▸提出背景电源噪声消除技术，实时校准环内噪声影响，无需额外模拟滤波或稳压器。
▸全数字实现，易于集成到先进CMOS工艺中，降低面积和成本。
ISSCC 2016Session 19Digital Circuits14nm CMOS
该论文提出了一种用于SoC的锁相环（PLL），在0.15至5GHz频率范围内功耗仅为0.17至3.5mW，并具备15dB内置电源噪声抑制和自带宽控制功能。该PLL采用模块化设计，可作为本地时钟源或时钟生成中枢的一部分，有效解决了SoC中多PLL系统的低功耗和高电源噪声抑制需求。
▸提出了一种具有15dB内置电源噪声抑制的环形振荡器数字控制振荡器（DCO），显著降低了电源噪声对PLL性能的影响。
▸实现了自带宽控制功能，使PLL能在宽频率范围内自动调整带宽，优化了功耗与抖动性能的权衡。
ISSCC 2016Session 19Digital Circuits28nm CMOS
A 2.4GHz 1.5mW Digital MDLL Using Pulse-Width Comparator and Double Injection Technique in 28nm CMOS
本文提出了一种基于脉冲宽度比较器和双注入技术的2.4GHz数字MDLL，在28nm CMOS工艺下实现了1.5mW的低功耗。该设计解决了传统MDLL倍频因子受限的问题，通过双注入技术有效抑制了抖动累积，实现了低抖动时钟生成。
▸采用脉冲宽度比较器替代传统鉴相器，提高了相位检测精度并降低了功耗。
▸提出双注入技术，通过两次注入参考时钟边沿，显著增大了有效环路带宽，从而抑制振荡器相位噪声并支持更高的倍频因子。
ISSCC 2016Session 19Digital Circuits
该论文提出了一种0.2-1.45GHz的亚采样分数分频全数字乘法延迟锁定环(MDLL)，通过零偏移孔径鉴相器实现杂散抑制，解决了传统MDLL在分数倍频时杂散性能差的问题。
▸提出了亚采样分数分频全数字MDLL架构，实现宽带频率合成
▸采用零偏移孔径鉴相器进行杂散对消，改善频谱纯度
ISSCC 2016Session 19Digital Circuits16nm CMOS
本文提出了一款应用于动态频率和核心计数值缩放的分数-N数字锁相环(DPLL)，覆盖0.5至9.5GHz频率范围，锁定时间仅1.2µs，周期抖动为±1.25% UI，采用16nm CMOS工艺制造。该设计解决了SoC在动态频率缩放和核心快速上电过程中对快速锁定、无频率过冲及宽频率范围的需求。
▸实现超快锁定时间1.2µs，支持动态频率缩放和核心快速上电重启而无需中断。
▸通过数字架构和算法优化，在宽频率范围（0.5-9.5GHz）内保持低周期抖动（±1.25% UI）。
ISSCC 2015Session 8Digital Circuits
该论文提出了一种双用低压差稳压器/电源门控电路，具有线性和开关导通模式，用于微处理器片上供电。它解决了多核处理器中不同单元需要不同供电电压且平台面积减小的挑战。
▸提出了一种可在线性稳压和开关导通模式之间切换的双用LDO/电源门控电路，提高了能效和灵活性。
▸实现了低输出阻抗和快速瞬态响应，适用于微处理器片上供电。
ISSCC 2015Session 8Digital Circuits22nm CMOS
该论文提出了一种在22nm工艺下用于图形执行核心的宽范围自主动态电压频率调整（DVFS）技术，通过数字控制的混合低压差稳压器/开关电容转换器实现。解决了在共享电源轨下不同模块电压需求不同导致的能量浪费问题，并支持从近阈值电压到涡轮增压区域的宽范围高效运行。
▸提出了一种数字控制的混合LDO/开关电容转换器架构，实现了宽范围自主DVFS。
▸在近阈值电压区域采用电路辅助技术降低固有最小电压，在涡轮区域采用自适应时钟减少电压骤降保护带。
ISSCC 2015Session 8Digital Circuits16nm
该论文提出一种16nm工艺下的自动校准动态自适应时钟分布技术，用于最大化电源电压降容限。通过片上监测和自适应时钟频率调整，有效应对电源电压波动带来的性能与能效下降问题。
▸提出自动校准机制，无需复杂模拟电路即可自适应调整时钟频率以应对电源电压降。
▸动态自适应时钟分布架构，能够在宽频率范围内快速响应电压变化，提升系统鲁棒性。
ISSCC 2015Session 8Digital Circuits28nm FDSOI
该论文提出了一款在28nm FDSOI工艺上设计的32位SoC，能够在0.33V超低电压和-40°C低温下工作，通过闭环补偿技术应对工艺和温度变化。芯片集成了全数字时钟倍频器和DC-DC转换器，支持能效模式（0.45V）和低泄漏模式（0.33V），解决了极低电压下电路性能与可靠性的挑战。
▸提出了一种工艺/温度闭环补偿技术，使SoC能在0.33V超低电压和-40°C低温下稳定工作。
▸集成了全数字时钟倍频器，无需模拟锁相环，降低了功耗和面积。
ISSCC 2015Session 8Digital Circuits90nm CMOS
该论文提出了一种在90nm工艺下实现的低功耗微控制器，支持单周期非易失性存储器访问，并在16MHz下仅消耗10.5μA/MHz，同时实现108nA的全状态保持电流，适用于事件驱动的传感器节点应用。
▸实现单周期非易失性存储器访问，显著降低访问延迟和功耗。
▸在待机模式下实现全状态保持，仅消耗108nA电流，适合电池供电的传感器节点。
ISSCC 2015Session 8Digital Circuits
该论文提出了一种无需电池的亚纳瓦Cortex-M0+处理器，采用动态泄漏抑制逻辑，在极低功耗下实现计算能力，解决了无线传感器节点中电池续航和能量采集的挑战。
▸提出动态泄漏抑制逻辑，在亚阈值电压下有效降低静态功耗，实现sub-nW级功耗。
▸设计无电池架构，直接从能量采集源获取能量，无需二次电池，提升系统寿命和微型化潜力。
ISSCC 2015Session 8Digital Circuits65nm CMOS
本文提出了一个用于无线传感器网络的亚阈值ARM Cortex-M0+子系统，在65nm CMOS工艺中实现了80nW的保持功耗和11.7pJ/周期的活跃功耗，解决了物联网节点能量效率与成本问题。
▸完整亚阈值ARM Cortex-M0+微处理器子系统的设计与实现，兼顾超低功耗与性能。
▸创新的保留技术，使保持功耗低至80nW，同时活跃功耗仅11.7pJ/周期。
ISSCC 2014Session 27Digital Circuits45nm CMOS
该论文提出了一种静态无竞争的单相时钟24T触发器，旨在解决近阈值电压下数字电路能效停滞的问题。该触发器在45nm工艺下实现，适用于低功耗应用，能在宽电压范围内可靠工作。
▸提出了一种静态无竞争的单相时钟24T触发器结构，消除了传统触发器中存在的竞争问题。
▸该触发器在近阈值和超阈值电压下均能稳定工作，提高了系统在不同电压下的能效和可靠性。
ISSCC 2014Session 27Digital Circuits28nm UTBB FDSOI
本文提出了一种支持IEEE 802.11ad标准的可扩展LDPC解码器，在28nm UTBB FDSOI工艺上实现1.5至6Gb/s的吞吐量，功耗仅为6.2至38.1mW。它解决了60GHz无线网络中高速率、多码率解码的高功耗问题，实现了性能与能效的平衡。
▸采用28nm UTBB FDSOI工艺，通过体偏置技术实现低电压操作，大幅降低功耗。
▸提出可扩展架构，支持1.5/3/6Gb/s三种吞吐量和多种码率（1/2, 5/8, 3/4, 13/16），满足IEEE 802.11ad标准需求。
ISSCC 2014Session 27Digital Circuits65nm CMOS
本文提出了一款采用电荷恢复逻辑的576位LDPC解码器测试芯片，在65nm CMOS工艺中制造，集成了16个电感以回收门扇出电荷，实现高能效。芯片在自振荡821MHz时恢复51.4%的能量，吞吐量达7.9Gb/s，能效为7.3pJ/b/iteration，相比之前最大的电荷恢复逻辑芯片，器件数量提升了一个数量级。
▸首次将电荷恢复逻辑应用于大规模LDPC解码器，通过集成电感回收门扇出电荷，显著降低能耗。
▸实现了比以往电荷恢复逻辑芯片大一个数量级的器件规模，验证了该技术在复杂数字电路中的可行性。
ISSCC 2014Session 27Digital Circuits40nm CMOS
A Multi-Granularity FPGA with Hierarchical Interconnects for Efficient and Flexible Mobile Computing
本文提出了一种多粒度FPGA，通过分层互连结构实现高效灵活移动计算，解决了传统专用加速器导致的暗硅和缺乏灵活性的问题。
▸提出多粒度逻辑块混合架构，结合不同粒度处理单元提升能效和灵活性。
▸设计分层互连网络，优化数据传输延迟和功耗，适应移动计算需求。
ISSCC 2014Session 27Digital Circuits
该论文提出一款面向频率稀疏信号的75万点傅里叶变换芯片，利用信号稀疏性降低计算复杂度和功耗，解决了大尺寸FFT ASIC实现的面积和功耗挑战。适用于频谱感知、雷达信号处理等应用。
▸针对频率稀疏信号优化FFT算法，减少非必要计算步骤
▸首次实现0.75百万点（75万点）的大规模稀疏FFT芯片
ISSCC 2014Session 27Digital Circuits40nm CMOS
该论文提出了一种在40nm CMOS工艺中实现的近阈值JPEG编码器，能够在210mV超低电压下以5MHz频率工作。通过设计变化鲁棒的电路技术，解决了近阈值区域因工艺差异导致的延迟增加、泄漏路径和敏感性等问题，实现了高能效与可靠性的平衡。
▸提出了一种针对近阈值电压优化的变化鲁棒电路设计方法，有效缓解了40nm工艺下的工艺变异性影响。
▸首次在210mV电压下实现了5MHz工作频率的JPEG编码器，显著降低了功耗。
ISSCC 2014Session 27Digital Circuits
该论文提出了一种基于加权有限状态转换器（WFST）模型的低功耗实时语音识别硬件加速器，在6mW功耗下实现了5K词库的实时解码，解决了可穿戴设备等场景下云端语音识别功耗和带宽过高的问题。
▸采用WFST模型进行硬件加速，实现了高效的语音解码器，显著降低了功耗和内存带宽需求。
▸通过优化的硬件架构和算法，在6mW功耗下达到实时解码性能，相比之前54mW的方案大幅提升能效。
ISSCC 2014Session 15Digital Circuits65nm CMOS
该论文提出了一种20至1000MHz、±14ps峰峰值抖动的可重构多输出全数字时钟发生器，采用开环分数分频架构，解决了多模块SoC中不同时钟需求（如动态频率缩放、扩频时钟和快速功率循环）的灵活生成问题。
▸提出开环分数分频架构，避免了传统PLL的反馈环路，实现了快速频率切换和低抖动。
▸实现多输出可重构时钟生成，支持独立频率和相位调整，满足SoC中不同模块的时钟需求。
ISSCC 2014Session 15Digital Circuits
提出一种2.4GHz全数字锁相环，采用数字调节的电源噪声不敏感和温度自补偿的环形DCO，解决了传统LDO功耗高、电压余量不足的问题。
▸提出数字调节的电源噪声不敏感技术，无需LDO即可降低电源敏感性。
▸引入温度自补偿机制，提高环形DCO在不同温度下的频率稳定性。
ISSCC 2014Session 15Digital Circuits
该论文提出了一种面积为0.012mm²、功耗3.1mW的Bang-Bang数字分数-N锁相环（PLL），采用电源噪声抵消技术和Walking-One-P技术，以解决数字控制振荡器（DCO）对电源噪声敏感的问题，适用于SoC集成。
▸提出电源噪声抵消技术，降低DCO对供电噪声的敏感度。
▸采用Walking-One-P技术，提高分数-N PLL的分辨率或线性度。
ISSCC 2014Session 15Digital Circuits
本文提出了一种全可综合的锁相环（PLL），采用电流输出DAC和插值相位耦合振荡器，实现了0.0066mm²的芯片面积和780µW的低功耗，解决了现有全可综合PLL功耗高、面积大的问题。
▸首次实现全可综合PLL，无需任何定制电路设计，完全兼容自动化数字设计流程。
▸采用电流输出DAC和插值相位耦合振荡器，替代传统大量并行三态缓冲器/反相器，显著降低功耗和面积。
ISSCC 2013Session 24Digital Circuits
本文提出间歇谐振时钟（IRC）技术，通过在近阈值电压（0.37V）下使用脉冲式时钟信号替代传统50%占空比时钟，实现了任意时钟频率下的功耗降低。该技术在980kHz时钟频率的32x32位加法器阵列中得到验证，展现了低电压下的能效优势。
▸首次提出间歇谐振时钟（IRC）技术，利用脉冲式时钟信号（非50%占空比）实现时钟频率无关的功耗降低，解决了传统谐振时钟在宽频率范围下能效受限的问题。
▸在0.37V近阈值电压下，采用静态CMOS锁存器代替触发器，适应IRC的脉冲时钟特性，并实现了最低能量工作点。
ISSCC 2013Session 24Digital Circuits
该论文提出了一种通过有源硅中介层实现4096个TSV的宽I/O接口，达到100GB/s的数据带宽，并集成了原位波形捕获功能，用于解决3D堆叠内存系统中的高带宽、低功耗和可测试性问题。
▸采用4096个TSV通过有源硅中介层实现宽I/O接口，显著提升数据带宽至100GB/s。
▸集成原位波形捕获功能，能够在芯片内部实时监测信号质量，增强可测试性和调试能力。
ISSCC 2013Session 24Digital Circuits
本文提出一种基于非易失性逻辑（NVL）的Cortex-M0 MCU SoC，能够在电源中断时自动备份所有触发器状态，实现100%数字状态保留。该SoC在休眠模式下零泄漏，恢复时间小于400ns，功耗为75μA/MHz，工作频率8MHz，解决了能量采集应用中高待机功耗或重启开销的问题。
▸提出基于非易失性逻辑的SoC架构，在电源中断时自动备份所有数字状态，无需额外电源维持。
▸实现零泄漏休眠模式，系统状态可在400ns内恢复，显著降低待机功耗，适用于能量采集场景。