ISSCC 2022Session 16Digital Circuits28nm CMOS
该论文提出了一种用于毫米波相控阵的最优数字波束成形器，在28nm CMOS工艺中实现了660MHz瞬时带宽，解决了毫米波通信中路径损耗大、干扰严重导致的信干噪比下降问题。
▸提出了一种最优数字波束成形架构，能够有效抑制干扰并提升信干噪比。
▸在28nm CMOS工艺中实现了660MHz的瞬时带宽，适用于宽带毫米波通信。
ISSCC 2022Session 16Digital Circuits65nm CMOS
本文针对虚拟现实应用中可穿戴设备间高速低功耗数据传输的需求，提出了一种采用开关电容绝热信令和组合脉冲位置调制的收发器。该收发器在65nm工艺下实现了63.3µW功耗和15Mbps数据速率，解决了现有WiFi和蓝牙功耗过高或带宽不足的问题。
▸提出开关电容绝热信令技术，通过电容充放电能量回收大幅降低通信能耗。
▸采用组合脉冲位置调制（Combinatorial-Pulse Position Modulation），在超低功耗下实现15Mbps的数据速率。
ISSCC 2022Session 16Digital Circuits
本文提出FlexSpin，一种可扩展的CMOS Ising机，集成256个灵活自旋处理单元(PE)，通过旁路机制实现任意自旋交互，并利用多自旋每PE和片内缓冲器架构支持大规模扩展，用于高效解决复杂组合优化问题。
▸提出灵活的自旋处理单元，支持任意自旋交互的旁路机制，突破传统晶格拓扑限制。
▸设计可扩展架构，通过多自旋映射每PE和片内缓冲器，实现256 PE的高效集成与级联。
ISSCC 2022Session 16Digital Circuits0.8µm Metal-Oxide Thin-Film Transistor
本文在0.8µm金属氧化物薄膜晶体管（TFT）工艺上实现了Flex6502，一款完整的8位柔性微处理器。该处理器能够运行复杂汇编代码，展示了在柔性基板上实现嵌入式控制与信号处理计算的能力，为低成本、超薄物联网电路提供了关键数字处理单元。
▸首次在0.8µm金属氧化物TFT技术中实现完整的8位微处理器，支持复杂指令集运算。
▸采用柔性基板，使得电路具备超薄、可弯曲特性，适用于物联网等低面积成本场景。
ISSCC 2022Session 16Digital Circuits40nm
该论文提出了一种在40nm工艺下集成了RRAM和SRAM的存算一体系统，包含嵌入式Cortex M3微处理器，实现了60.64TOPS/W的高能效，并具备ECC纠错能力。解决了存算一体系统中的可靠性、能效和处理器集成问题。
▸提出混合RRAM/SRAM的存算一体架构，兼顾非易失性和高速缓存。
▸集成ECC纠错机制，提升RRAM存储可靠性。
ISSCC 2022Session 13Digital Circuits
该论文提出了一款194nW的自供电物联网SoC，集成了5.2nW、峰值效率92.6%的电源管理单元，通过最小能量点跟踪等多项电源管理技术，在超低功耗与性能间实现灵活折中，从而延长系统工作寿命并缩小能量采集器尺寸。
▸提出超低功耗的5.2nW电源管理单元，峰值效率达92.6%，大幅降低了系统静态功耗
▸采用改进的最小能量点跟踪（MEPT）技术，避免传统方案中频繁电压比较和高频时钟带来的额外功耗
ISSCC 2022Session 13Digital Circuits
Energy Minimization of Duty-Cycled Systems Through Optimal Stored-Energy Recycling from Idle Domains
本文针对占空比系统在睡眠模式下域去耦电容存储能量泄漏的问题，提出了一种最优存储能量回收技术，通过从空闲域回收能量来最小化总能耗。该方法有效降低了唤醒阶段所需的电池能量，适用于IoT和可穿戴应用。
▸提出通过最优控制策略从空闲域回收存储能量，以最小化占空比系统的总能量消耗。
▸利用域去耦电容在睡眠期间存储的能量，通过能量回收降低唤醒阶段的电池能量需求。
ISSCC 2022Session 13Digital Circuits5nm
该论文提出了一种在5nm工艺下实现的全综合数字温度传感器，工作电压0.65V，面积仅1316µm²，通过利用金属线（Wire Metal）作为感测元件实现低功耗高精度。该传感器旨在解决SoC动态热管理中需要大量靠近热源的分布式温度传感器的问题，将感测部分直接插入逻辑区域作为远程探头。
▸采用全综合设计方法，使得温度传感器可以像标准单元一样在数字设计流程中自动布局布线，大幅降低设计复杂度。
▸利用金属线（Wire Metal）作为感温元件，无需额外工艺步骤，实现0.65V低电压工作，并通过设计优化达到0.16nJ·%²的精度能耗乘积（FoM）。
ISSCC 2022Session 13Digital CircuitsSamsung 7nm
该论文介绍了POWER10处理器在三星7nm工艺上通过确定性频率提升和电压增强技术来克服尺寸缩小带来的功率密度和可靠性限制。提出了三种技术：工作负载优化频率算法、数字电压降传感器缓解核心逻辑电压降，以及另一种未完整提及的技术，共同提升性能。
▸提出工作负载优化频率算法，在功率包络内最大化频率。
▸采用数字电压降传感器实现核心逻辑电压降的缓解，提高电压稳定性。
ISSCC 2022Session 13Digital Circuits5nm
该论文提出了一种全自动硬件驱动的时钟门控架构，用于5nm Exynos移动SoC，通过完整的时钟覆盖管理未使用时钟网络的切换活动，从而降低功耗。解决了移动SoC中时钟源资源昂贵且利用率低导致的功耗浪费问题。
▸提出全自动硬件驱动的时钟门控架构，无需软件干预，实现动态时钟管理。
▸实现完整的时钟覆盖，确保所有未使用的时钟网络都能被有效门控，最大化功耗节省。
ISSCC 2022Session 13Digital Circuits65nm CMOS
该论文提出了一种采用注入脉冲整形技术的数字注入锁定时钟乘法器（ILCM），在65nm CMOS工艺下实现了2.5GHz的输出频率和仅0.021mm²的芯片面积。通过解决周期性相位重对齐导致的确定性相位误差，将参考杂散从典型的-50dBc降低至-79dBc。
▸提出注入脉冲整形技术，优化注入时刻的相位对齐精度，有效抑制参考杂散。
▸采用数字校准方法检测并补偿注入定时非理想性，进一步提升杂散性能。
ISSCC 2022Session 13Digital Circuits
该论文针对汽车SoC时钟生成器，设计了一种符合ISO26262 ASIL-D等级的安全机制，解决了高安全级别下时钟系统的故障检测与诊断覆盖率问题。
▸提出了一种满足ASIL-D等级诊断覆盖率（99%）的时钟发生器安全机制架构。
▸实现了对单点故障的高效检测，确保SoC时钟系统在严苛汽车环境下的可靠性。
ISSCC 2021Session 35Digital Circuits7nm
本文提出了一种线程级电源管理方法，用于在7nm Hexagon DSP处理器中实现电流和温度限制，以提升高性能计算的能效和可靠性。通过自适应数字技术，该系统在多媒体和机器学习应用中优化功耗和热管理。
▸提出基于线程级的动态电源管理架构，实现对电流和温度的实时限制。
▸在7nm工艺的Hexagon处理器中集成自适应数字技术，提升变化容忍度。
ISSCC 2021Session 35Digital CircuitsGlobalfoundries CMOS（推测28nm或22nm）
该论文提出了一种面积仅0.021mm²的PVT感知自适应背偏置调节器，采用数字流兼容设计和可扩展驱动器，能够在近阈值电源下有效应对工艺、电压和温度变化，实现高达450%的频率提升。解决了传统自适应电压缩放（AVS）在近阈值应用中灵敏度高、需要专用电路的问题。
▸提出数字流程兼容的自适应背偏置调节器架构，无需额外模拟电路，可直接集成到标准数字设计流程中。
▸采用可扩展驱动器设计，能够根据负载需求动态调整驱动能力，提升能效和频率适应性。
ISSCC 2021Session 35Digital Circuits7nm FinFET
本文实现了一款采用7nm FinFET工艺的异构八核CPU，用于5G智能手机SoC。通过片上传感器（过程、电压、温度、老化）动态调整guardband，优化动态频率和电压缩放（DVFS），实现了高速度和低功耗。
▸提出双齿轮（dual-gear）设计，支持2.8GHz和2GHz两种频率档位，平衡高性能与功耗。
▸集成多种片上传感器（Psensor、VTGB、VAGB）用于每die级别的过程、电压、温度和老化补偿，减少guardband开销。
ISSCC 2021Session 29Digital Circuits
本文提出了一种无开关电容稳压器（SCVR）的动态电压堆叠方案，用于物联网微控制器，实现了115nA的睡眠电流和1205的ULPMark-CP得分。该方案解决了传统设计在低负载电流下SCVR效率低、睡眠电流无法进一步降低的问题。
▸提出无SCVR的动态电压堆叠结构，消除了SCVR在低负载时的静态电流损耗，大幅降低睡眠功耗。
▸通过动态电压堆叠技术，实现了3V供电下仅115nA的超低睡眠电流，并达到1205的ULPMark-CP高分。
ISSCC 2021Session 29Digital Circuits
本文提出了一种单电感四输出SoC，通过动态压降分配和自适应时钟技术，解决了单电感多输出转换器瞬态响应差和纹波大的问题，从而提升系统性能和能效。
▸提出动态压降分配（Dynamic Droop Allocation）技术，根据负载需求动态调整各输出域的电压裕量，减少不必要的功耗。
▸引入自适应时钟（Adaptive Clocking）机制，根据实际电压波动调整时钟频率，避免因电压下降导致的时序错误，同时降低电压裕量需求。
ISSCC 2021Session 29Digital Circuits
该论文提出了一种分布式数字低压差稳压器（DLDO），通过时分复用校准环路实现高电流密度和宽负载范围，解决了高性能计算和AI应用中微处理器热功率预算限制下的高效供电问题。
▸采用时分复用校准环路，在多个LDO单元间共享校准资源，降低功耗和面积开销。
▸实现40A/mm²的高电流密度和1mA至6.4A的宽负载范围，显著提升供电效率。
ISSCC 2021Session 29Digital Circuits
本文提出了一种基于无复制DTC背景校准的紧凑型分数输出分频器，解决了传统DTC校准对PVT敏感的问题。该设计在0.008mm²面积和1.5mW功耗下实现了0.625至200MHz的频率范围和120fsrms的抖动性能。
▸提出无复制DTC的背景校准技术，消除了对复制DTC的依赖，降低了面积和功耗。
▸实现了极小的芯片面积（0.008mm²）和低功耗（1.5mW），同时保持宽频率范围和低抖动。
ISSCC 2021Session 29Digital Circuits
本文提出了一种分数-N数字MDLL，采用背景两点DTC校准技术，解决了参考时钟与环形振荡器相位不对齐的问题，实现了-60dBc的分数杂散。
▸提出背景两点DTC校准技术，无需额外参考时钟即可自动校正DTC的非线性。
▸采用分数-N数字MDLL架构，结合注入锁定和数字控制，实现了低抖动和低杂散输出。
ISSCC 2021Session 29Digital Circuits10nm CMOS
该论文提出一种在10nm CMOS工艺下实现的0.4至6.5GHz频率锁定环（FLL）时钟发生器，支持80ns快速锁定和自适应频率合成，用于高性能SoC的DVFS场景，解决了计算引起的供电电压下垂导致的保护带问题。
▸提出自参考异步自适应下垂缓解技术，能在0.5-1.0ns内响应供电电压下垂，减少保护带浪费。
▸采用快速锁定FLL架构，实现80ns内完成任意频率切换且出口频率误差小于1%，支持650MHz/100ns的渐变频率转换。
ISSCC 2021Session 29Digital Circuits
该论文提出了一种21×21动态精度位串行计算图加速器，用于使用有限差分法求解偏微分方程。通过动态精度和位串行计算，解决了传统求解器高精度迭代计算效率低的问题。
▸采用动态精度的位串行计算图架构，根据计算需求动态调整精度，提高能效。
▸构建21×21的加速器阵列，专门针对有限差分法的迭代计算进行优化。
ISSCC 2021Session 29Digital Circuits40nm CMOS
本文提出了一款基于40nm工艺的64Kb RRAM计算存储宏，通过主动反馈读取和数字辅助技术实现了读干扰容忍，解决了RRAM在AI和图分析等内存密集型工作负载中的可靠性和能效问题。该宏支持可编程计算精度（1-9位），并达到了56.67TOPS/W的高能效。
▸提出主动反馈读取（Active-Feedback-Based Read）电路，有效抑制读干扰，提高RRAM读取可靠性。
▸集成计算存储（Compute-in-Memory）与数字处理，支持可编程精度，兼顾灵活性与能效。
ISSCC 2020Session 31Digital Circuits
该论文提出了一种计算自适应的弹性时钟链技术，用于2D处理元件阵列加速器。通过动态调整时钟链长度，利用计算过程中的时序裕量，提升性能或能效，解决了传统固定时钟周期浪费时序裕量的问题。
▸提出弹性时钟链结构，可根据计算负载自适应调整时钟周期，灵活利用时序裕量。
▸实现动态时序增强，在运行中实时检测并调整时钟链，提升加速器频率或降低电压。
ISSCC 2020Session 31Digital Circuits65nm CMOS
该论文提出了一种基于混合信号振荡器的神经SLAM加速器，用于边缘机器人中的超低功耗同时定位与地图构建（SLAM）问题。通过创新的电路设计，实现了8.79 TOPS/W的能效和23.82 mW的功耗，显著降低了边缘机器人的能耗。
▸提出混合信号振荡器架构，替代传统数字计算单元，实现神经SLAM的高能效加速。
▸在65nm工艺下实现8.79 TOPS/W的能效和23.82 mW的超低功耗，适用于边缘机器人场景。
ISSCC 2020Session 25Digital Circuits10nm CMOS
该论文提出了一种可重构瞬态电流模式全局互连电路，在10nm CMOS工艺中实现，用于高性能处理器。它解决了高电压下RC互连延迟不随逻辑门延迟按比例改善的问题，提高了互连吞吐量和能效。
▸提出可重构瞬态电流模式电路，动态调整驱动能力以适应不同工作模式。
▸采用电流模式信号传输，降低RC延迟影响，提升全局互连速度。
ISSCC 2020Session 25Digital Circuits
该论文提出了一种面向近阈值电压（NTV）工作的网络片上系统（NoC），通过引入亚稳态错误检测与纠正技术来解决多电压/频率域下因电压大幅降低导致的时序鲁棒性问题。设计了适用于超低功耗SoC的NoC架构，实现了高速且能量高效的片上通信。
▸针对近阈值电压下NoC的亚稳态错误提出专门的检测与纠正技术，提升系统鲁棒性。
▸在数字电源与时钟电路领域，为多V/F域SoC提供了一种低功耗、高可靠性的NoC设计方案。
ISSCC 2020Session 25Digital Circuits10nm CMOS
该论文提出了一种时间借用快速Mux-D扫描触发器，并集成了片上时序、功率和VMIN表征电路，旨在解决高性能微处理器中因工艺变化和时钟偏移导致的异常最大延迟路径问题。采用10nm CMOS工艺实现。
▸提出了一种时间借用快速Mux-D扫描触发器，能够有效修复异常最大延迟路径，减少工艺变化和时钟偏移的影响。
▸集成了片上时序、功率和VMIN表征电路，实现了对触发器性能的实时监测和优化。
ISSCC 2020Session 25Digital Circuits
These PLLs exhibit features like small area, large tuning range, and multiple output phases. However, their jitter performance is worse than that in LC-oscillator-based PLLs. Although a wider PLL band
ISSCC 2020Session 25Digital Circuits22nm FinFET
提出一种在22nm FinFET工艺中实现的自校准分数-N MDLL，工作频率为1.2-3.8GHz，核心面积仅0.0052mm²。通过2位时间周期比较器实现自校准，并采用DTC增益校正环路补偿误差，结合三态反相器多路选择器和开关电容阵列实现粗调和细调延迟。
▸首次采用2位时间周期比较器实现全合成MDLL的自校准，无需传统数字校准电路
▸将自定义三态反相器多路选择器和开关电容阵列作为宏单元集成到数字自动布局布线流程中，实现紧凑面积
ISSCC 2020Session 25Digital Circuits
该论文提出了一种基于压缩感知的可扩展20GHz片上电源噪声分析器，解决了传统外部测量受封装影响以及片上测量带宽、精度和测量时间难以兼顾的问题。通过压缩感知技术实现了高带宽、高频率分辨率的噪声测量。
▸采用压缩感知技术，在降低采样率的同时保持20GHz的大带宽和高频率分辨率。
▸提出可扩展的片上架构，适应不同规模的SoC电源噪声监测需求。
ISSCC 2020Session 25Digital Circuits65nm CMOS
该论文提出了一种基于边缘追逐量化器的数字LDO，在65nm工艺中实现了4.58ps的FoM和抗侧信道攻击特性。通过新型量化器设计解决了传统同步DLDO响应慢和功耗大的问题，同时增强了安全性。
▸提出边缘追逐量化器控制方案，无需高采样频率或大输出电容即可实现快速瞬态响应。
▸首次在数字LDO中实现抗侧信道攻击能力，通过量化器设计抵抗功耗分析攻击。
ISSCC 2020Session 25Digital Circuits
该论文提出了一种无输出电容的可综合数字低压差线性稳压器（LDO），通过CMP触发振荡器和droop检测器实现快速瞬态响应。解决了传统模拟LDO难以集成、需要外部电容的问题，在SoC中提供高能效的电源管理。
ISSCC 2020Session 25Digital Circuits10nm CMOS
本文提出了一种全数字、可综合、分布式且可扩展的低压差稳压器（LDO），采用10nm CMOS工艺实现。该设计无需定制通信或模拟电压传感器，通过分散的LDO单元共享供电网络，改善了本地IR压降和瞬态响应。
▸首次实现了完全可综合的分布式全数字LDO，所有控制逻辑均为数字标准单元，便于在不同工艺间移植。
▸提出了一种无需全局控制器或邻居间定制通信的分布式架构，利用共享供电网络实现点负载调节。
ISSCC 2019Session 19Digital Circuits
提出了一种可扩展的流水线时域动态时间规整（DTW）引擎，采用多比特时间触发器（MTFF）实现高速时间序列分类。解决了传统DTW加速器中单比特操作和固定序列长度的限制，实现了140Giga-C（每秒1400亿次比较）的处理能力。
▸首创流水线时域DTW架构，利用时间域计算代替传统数字逻辑，降低功耗并提高吞吐量。
▸提出多比特时间触发器（MTFF），支持多比特精度的时间差计算，突破单比特操作局限。
ISSCC 2019Session 19Digital Circuits
本文提出了一款在28nm FDSOI工艺上实现的超低功耗MCU SoC（SleepRunner），采用双环自适应背偏置发生器，在40-80MHz工作频率下实现低于4µW/MHz的功耗和20µs的快速唤醒时间，解决了近阈值电路中速度、功耗与唤醒时间之间的权衡问题。
▸提出双环自适应背偏置发生器，动态调整体偏置以优化PVT变化下的性能与功耗。
▸实现近阈值电压操作下的超低功耗（<4µW/MHz）与快速唤醒（20µs）的平衡。
ISSCC 2019Session 19Digital Circuits10nm FinFET CMOS
该论文针对10nm FinFET工艺中模拟PLL因泄漏电流导致的静态相位误差、抖动和参考杂散问题，提出了一种数字泄漏补偿技术。实现了0.5-5GHz宽带低功耗低抖动PLL，在消除泄漏影响的同时保持低功耗和低抖动特性。
▸提出数字泄漏补偿方法，有效抑制泄漏电流引起的静态相位误差和抖动，无需大幅增加功耗。
▸在10nm FinFET工艺中实现了0.5-5GHz的宽频率范围PLL，兼顾低功耗与低抖动性能。
ISSCC 2019Session 19Digital Circuits
该论文提出一种自适应时钟管理方案，通过利用指令级动态时序松弛（DTS）来优化通用图形处理器的频率调节，解决了传统DVFS粒度不足和Razor技术需要额外电路的问题。
▸提出基于指令的动态时序松弛利用方法，实现周期级自适应时钟管理。
▸无需额外错误检测电路，通过指令特征预测时序松弛，提高能效。
ISSCC 2019Session 19Digital Circuits7nm
该论文提出了一种基于高带宽两相降压转换器的全数字统一电压和频率调节器（UVFBR），采用7nm工艺实现。通过TRC振荡器实现输出电压与输出频率的相互依赖关系，并利用可配置延迟校准振荡器周期以匹配数字负载的关键路径延迟，解决了传统模拟调节器在先进工艺下的集成难题。
▸提出全数字架构的统一电压和频率调节器，无需模拟补偿网络，适合先进工艺缩放。
▸采用高带宽两相降压转换器，结合TRC振荡器实现电压与频率的协同调节，提高瞬态响应。
ISSCC 2019Session 19Digital Circuits28nm CMOS
该论文提出了一种基于漏电比测量的自调节Cortex-M0 IoT处理器，通过动态电压缩放实现宽温度范围内的能量最优操作。该处理器在0.4V至1.2V电压范围内工作，每周期能耗仅为6.4pJ，解决了IoT设备在多变环境下的低功耗需求。
▸提出漏电比测量技术，实时监测芯片漏电与动态电流比例，指导动态电压缩放至能量最优点。
▸集成自调节控制环路，无需外部干预即可在不同温度下自动调整工作电压，实现能量效率最大化。
ISSCC 2019Session 19Digital Circuits
该论文提出了一种计算辅助的总能量最小化方法，能够在满足性能要求的前提下，通过自适应调节供电电压和时钟频率，跟踪最小能量点（MEP），以降低超低功耗集成电路的总能耗。该方法解决了传统方法无法同时控制频率和追踪PVT与活动性变化下MEP的问题。
▸提出一种基于计算的总能量最小化策略，在性能约束下同时调节电压和频率，实现动态能量与泄漏能量的最佳平衡。
▸能够实时追踪对工艺、电压、温度（PVT）和开关活动性敏感的最小能量点（MEP），克服了传统固定频率方法的局限性。
ISSCC 2018Session 18Digital Circuits
该论文提出了一种具有突发模式对应节能功能的高效快速瞬态数字低压差稳压器。通过非线性斜率控制器和突发模式技术，实现了快速瞬态响应和良好的负载调节。
▸提出非线性斜率控制器（NLSC），根据开关频率选择信号动态调整时钟频率，加快瞬态响应并抑制输出电压纹波。
▸采用突发模式（BMT）技术控制积分部分功率开关，改善负载调节并降低功耗。
ISSCC 2018Session 18Digital Circuits
该论文提出了一种采用开关电容电阻的数字低压差稳压器，实现了亚1.55mV的精度和36.9ps的FOM，解决了DVFS SoC对快速瞬态响应和高精度调节的需求。
▸采用开关电容电阻替代传统电阻分压，实现了高精度电压调节。
▸通过优化控制环路和开关电容设计，获得了36.9ps的优异FOM，显著提升了瞬态响应速度。
ISSCC 2018Session 18Digital Circuits
该论文提出了一种500mA模拟辅助数字LDO（Analog-Assisted Digital-LDO）用于片上分布式电源传输网格（DPDG），通过协作调节降低IR drop并改善瞬态响应，解决了传统分布式调节器纹波大和功耗高的问题。
▸提出模拟辅助数字LDO结构，结合数字LDO的低功耗和模拟LDO的快速响应优势。
▸实现分布式电源传输网格中的协作调节机制，有效降低片上IR drop。
ISSCC 2018Session 18Digital Circuits
该论文提出了一种基于节拍频率量化器的全集成数字LDO，内置自适应采样机制，仅需40pF输出电容即可实现快速瞬态响应，解决了传统数字LDO响应速度慢的问题。
▸提出节拍频率量化器替代传统比较器，实现快速瞬态响应。
▸内置自适应采样技术，根据负载变化动态调整采样频率，优化功耗与性能。
ISSCC 2018Session 18Digital Circuits28nm CMOS
该论文提出了一种0.4V供电、430nA静态电流的NMOS数字低压差线性稳压器（LDO），通过NAND型模拟辅助环路实现快速瞬态响应，解决了超低功耗应用中传统数字LDO瞬态响应慢和静态电流大的问题。
▸提出NAND型模拟辅助环路，在不增加静态电流的情况下显著提升瞬态响应速度
▸采用粗调与细调结合的移位寄存器架构，实现宽负载范围下的高效调节
ISSCC 2018Session 18Digital CircuitsFDSOI 28nm
该论文提出了一种自动背偏置补偿单元，在FDSOI 28nm工艺下实现了50%的漏电降低，覆盖0.35V至1V的电压范围，解决了传统最坏情况设计和后硅调谐带来的功耗过高问题。
▸提出了一种自动背偏置补偿单元，无需外部控制即可动态调节体偏置以补偿工艺、温度、老化及电压变化。
▸在0.35V至1V的宽电压范围内实现了50%的漏电降低，且面积仅为0.0067mm²，功耗仅2.5µW。
ISSCC 2018Session 18Digital Circuits
该论文提出了一种结合全数字锁相环（PLL）和Buck转换器的松弛调节系统，用于集成电路的集成电压调节（IVR）。该系统实现了自主的连续导通模式（CCM）与断续导通模式（DCM）转换控制，以应对宽负载电流范围下的效率优化问题，平均效率达到82%。
▸首次将全数字PLL与Buck转换器结合，实现松弛调节架构，优化瞬态响应和电压跌落裕量。
▸提出自主CCM/DCM转换控制机制，无需外部干预即可根据负载电流自动切换工作模式，提升轻载效率。
ISSCC 2018Session 18Digital Circuits
该论文针对企业服务器处理器在高频高功耗下的电源噪声问题，提出了一种结合关键路径传感器和片上分布式电源估计引擎的电压跌落缓解方案。通过实时检测负载变化并动态调整电压，有效降低了电源噪声对处理器性能的影响。
▸采用关键路径传感器实时监测负载变化导致的电压跌落，实现快速响应。
▸设计片上分布式电源估计引擎，精确估计全局和局部电源噪声分布，支持自适应电压调节。
ISSCC 2017Session 8Digital Circuits
develop methodologies for fully automated digital design of key analog building blocks. The phase-locked loop (PLL) is a block for which an all-digital implementation has been sought recently. There h