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Digital Circuits

220 篇

ISSCC 2026Session 10Digital Circuits28nm CMOS
SharpSAT: A Heuristic-Learning-Based SAT Accelerator Achieving 0.8μs/16.1μs Solution Time in SAT/UNSAT Cases
Yi Huang, Hao Kong, Iris Ying Chou, Bin Wang, Xiangyu Kong, Jianfeng Zhu, Liangwei Li, Xiao Li, Hanning Wang, Aoyang Zha
本文提出SharpSAT，一种基于启发式学习的布尔可满足性（SAT）问题加速器，在28nm工艺上实现了SAT/UNSAT情况下0.8μs/16.1μs的快速求解时间。通过快速子句学习单元、双BCP单元和启发式变量决策器，相比先前加速器获得21.11倍/2.61倍的加速比。
▸设计了快速子句学习单元，通过从冲突中推导约束来剪枝搜索空间。
▸提出双BCP（布尔约束传播）单元，加速蕴涵传播过程。
Tsinghua University, Beijing, China 0.8μs/16.1μs解时间 (SAT/UNSAT), 加速比21.11×/2.61×
ISSCC 2026Session 10Digital Circuits65nm CMOS
COBI: A Degree-of-56 Column-Bipartite Densely Connected Digital Ising Chip with 8b Spin Coefficients
Yihao Wu1, Jooyoung Bae1, Seunghun Shin2, Bongjin Kim2
该论文提出了一种基于列二分图拓扑的数字Ising芯片COBI，在65nm工艺下实现了56度密集连接的自旋处理单元和8位自旋系数存储，用于高效求解组合优化问题。芯片集成了64个自旋处理单元，并通过嵌入式SRAM存储系数，成功应用于MIMO检测，求解时间小于72纳秒。
▸采用列二分图（column-bipartite）拓扑结构，实现自旋间高达56度的密集连接，大幅提升Ising模型的映射能力。
▸使用8位可编程自旋系数并存储在嵌入式SRAM中，增强了芯片的灵活性和适用性，能解决多种组合优化问题。
University of California, Santa Barbara, CA, 2Korea Advanced 求解时间<72ns
ISSCC 2026Session 10Digital Circuits28nm CMOS
A 28nm Mode-Reconfigurable CAM-CIM Hybrid Complete 3-SAT Solver Supporting Conflict-Driven Clause Learning with 100% Solvability
Zihan Wu, Xiyuan Tang, Lishan Lin, Youming Yang, Haoyang Luo, Bocheng Xu, Yitao Liang, Xiaochen Bo, Yuan Wang
本文提出了一款基于28nm CMOS工艺的模式可重构CAM-CIM混合架构的完整3-SAT求解器，支持冲突驱动子句学习（CDCL），解决了传统ASIC求解器交叉映射效率低、忽视社区结构且缺乏适应性等问题。相比最先进的ASIC完整求解器，实现了4.3至5.1倍的加速和1.4倍的能耗降低。
▸提出模式可重构的CAM-CIM混合架构，结合内容可寻址存储器（CAM）和存算一体（CIM）技术，高效支持CDCL算法。
▸通过硬件设计适应公式规模和社区结构，提升求解器的完整性和适应性。
Peking University, Beijing, China 4.3-to-5.1× speedup and 1.4× energy reduction
ISSCC 2026Session 10Digital Circuits
A Hybrid-Bonded 12.1TOPS/mm2 56-Core DNN Processor with 2.5Tb/s/mm2 3D Network on Chip
Phil C. Knag1, Gregory K. Chen1, Shanshan Xie2, Satish Yada1, Wei Wu1, Yu-Shiang Lin1, Alexander Kashirin1, Xiemei Meng2
Carlos Tokunaga1, Ram K. Krishnamurthy1, James W. Tschanz1 Intel, Hillsboro, OR, 2Intel, Austin, TX, 3Intel, Santa Clara, CA 1 Abstract A manycore DNN processor leverages hybrid bonding in a 14×4×2 me
ISSCC 2026Session 10Digital Circuits28nm CMOS
Proactive Power Management-Based Supply Regulation with Online Learning for Variation-Tolerant Workload-Aware Droop Mitigation in 28nm CMOS
Xi Chen1, Andrew Liss1, William Covington1, Qiankai Cao1, Yiqi Li1, Kang Wei2, Raveesh Magod3, Muhammad Khellah4, Xin Zh
该论文提出一种主动电源管理方案，结合神经网络电压降管理单元、高速功率转换器和在线学习引擎，在28nm SoC上实现工作负载感知的电压降缓解，有效应对电源分配网络和工作负载变化。实验表明，该方法可将最差情况电压降降低59%，限制调节次数减少48倍，稳压器峰值效率超过91%。
▸提出基于在线学习的主动电源管理架构，实时调整电源调节策略以适应PDN和工作负载变化，克服了传统固定模型的局限性。
▸将神经网络电压降管理单元与高速功率转换器集成，实现快速预测和主动补偿电压降，显著降低性能退化。
Northwestern University, Evanston, IL, 2Texas Instruments, D 59% worst-case droop reduction, 48× throttling reduction, >91% regulator peak efficiency
ISSCC 2026Session 10Digital Circuits
A 0.008mm2 16-to-1600MHz All-Digital Fractional Divider Using AUX-DLL for Background LMS-Based DTC Calibration
Ahmed Elkholy, Yousr Ismail, Zhi Huang, Adesh Garg, Ali Nazemi, Jun Cao, Afshin Momtaz
该论文提出了一种全数字高性能独立分数分频器，利用紧凑的辅助延迟锁定环实现基于LMS的DTC背景校准，无需复制电路。该设计在0.008mm²面积内实现了16-1600MHz的宽输出频率范围和50位精细频率分辨率，最差情况下的集成抖动为350fsrms。
▸提出了一种基于辅助延迟锁定环的LMS背景校准技术，用于数字时间转换器，无需复制电路，从而节省面积并提高鲁棒性。
▸实现了全数字、独立的高性能分数分频器，具有极宽的频率范围和精细的频率分辨率，同时占用极小的芯片面积。
Broadcom, Irvine, CA 350fsrms integrated jitter @ 16-1600MHz
ISSCC 2026Session 10Digital Circuits2nm CMOS
A 2nm Clock-Edge Architecture for Processor Clock-Power Reduction
Yimai Peng1, Daniel Yingling1, Basma Hajri2, Robert Vachon1, Fikre Gebreyohannes2, Vincent Li3, Ghanshyam Chhetri4, Keit
本文提出了一种2nm时钟边沿架构（CEA），用于NPU矩阵乘法单元，通过采用双边缘触发（DET）触发器和时钟门控电路以及自适应时钟占空比控制器，在保持相同性能的同时将时钟频率减半。硅测量结果显示，与传统设计相比，时钟功耗降低约39-40%，总动态功耗降低7-15%，解决了高性能处理器中时钟功耗过大的问题。
▸提出整体时钟边沿架构，利用双边缘触发器实现时钟频率减半而性能不变。
▸设计了双边缘触发的时钟门控电路和自适应时钟占空比控制器，进一步优化功耗。
Qualcomm, Raleigh, NC, 2Qualcomm, Cork, Ireland, 3Qualcomm, 时钟功耗降低39-40%，总动态功耗降低7-15%
ISSCC 2026Session 10Digital Circuits3nm-Plus
A Dynamic Performance Augmentation in a 3nm-Plus Mobile CPU
Chien-Yu Lu1, Bo-Jr Huang1, Sung S.-Y. Hsueh1, Trong-Hieu Tran1, Eric Jia-Wei Fang1, Chao-Yang Yeh1, Quan Sun2, Tao Chen
该论文提出了一种动态移动性能增强（DMPA）技术，通过升压占空比控制（BDC）和自适应热冷却器（ATC）来提升CPU最大性能。BDC利用老化传感器（A-sensor）在老化预算内进行性能提升，ATC集成温度传感器（T-sensor）并配合多个传感器和节流器优化时钟速度，有效解决了移动CPU在性能和热管理之间的权衡问题。
▸提出升压占空比控制（BDC），利用老化传感器（A-sensor）在老化预算内动态提升CPU性能。
▸提出自适应热冷却器（ATC），集成温度传感器（T-sensor）并协同多个传感器和节流器优化时钟速度。
ISSCC 2026Session 10Digital Circuits3nm
A 3nm, 400TOPS, 1080k DMIPS SoC with Chiplet Support for ASIL D Automotive Cross-Domain Applications
Shiro Machida1, Kazuki Fukuoka1, Tomoya Onda1, Nobuhiro Yada1, Hiroyuki Nakano1, Sho Yamanaka1, Hung Van Cao2, Yusaku Ha
本文提出了一款面向软件定义汽车的3nm SoC，集成了1080k DMIPS的APU、400TOPS的NPU和51.2GB/s片间带宽，通过RegionID-based FFI over UCIe实现功能隔离，并采用细粒度门控和层次化mCPGs等技术提升能效与可靠性，支持ASIL D功能安全等级。
▸提出RegionID-based FFI（Freedom From Interference）机制，基于UCIe实现跨芯片的功能安全隔离。
▸采用超过90个电源域的细粒度门控，并结合增强IR-drop控制和ASIL D兼容的双核锁步（DCLS）设计。
Kohei Wakahara1, Cyril Cordoba3, Tatsuya Kamei1, Yasuhisa Sh 1080k DMIPS @ APU, 400TOPS @ NPU, 51.2GB/s inter-chip bandwidth
ISSCC 2025Session 8Digital Circuits
An On-Cell Monitoring and Balancing System With Near-Field Communications for EV Batteries
Daniel McMitchell, Simon Foster, Scott Block, Magnus Manson, Simon Quinn, Joel Sylvester
本文提出了一种用于电动汽车电池的片上监控与平衡系统，采用近场通信技术，由系统集线器和每个电池单元上的监控器组成，旨在提升电池组的性能、可靠性和安全性。
▸采用近场通信实现电池单元与系统集线器之间的无线数据传输，减少线束复杂度。
▸每个电池单元配备独立的监控器，实现精确的电压、温度监测和电荷平衡。
ISSCC 2025Session 8Digital Circuits16nm CMOS
Fine-Grained Spatial and Temporal Thermal Profiling of a 16nm CMOS Buck Converter and SoC Load-Current Emulator Using Low-Voltage Micron-Scale Thermal Sensors
Zakir Ahmed, Suhwan Kim, Charles Augustine, Harish K. Krishnamurthy,
该论文提出了一种细粒度时空热分布测量技术，用于16nm CMOS降压转换器和SoC负载电流仿真器，解决了高功率密度单片和异构3D SoC中局部热点对性能和可靠性的瓶颈问题。通过集成温度传感器阵列和负载电流仿真器，实现了对芯片热分布的精确监测和仿真。
▸提出了一种细粒度时空热分布测量方法，能够实时监测芯片上的局部热点。
▸集成了负载电流仿真器，可模拟不同工作负载下的热行为。
ISSCC 2025Session 8Digital Circuits65nm CMOS
A Dual VDD-Temperature Sensor Employing Sensor Fusion with 2.4°C, 9mV (±3σ) Inaccuracy in 65nm CMOS
Hikmet Seha Ozturk1, Julian Arenas1, Carlos Tokunaga2, Nasser Kurd2, Visvesh Sathe1
本文针对现代系统级封装中日益严峻的热管理和电源传递挑战，提出了一种双VDD-温度传感器，采用传感器融合技术同时感知温度和电压，在65nm CMOS工艺中实现了2.4°C的温度精度和9mV的电压精度（±3σ）。该传感器有助于在运行时进行精细的热和电源管理，减少电压保护带。
▸提出了一种传感器融合架构，能够同时测量温度和电源电压，实现高精度的联合感知。
▸通过在65nm CMOS工艺中采用数字辅助校准和信号处理技术，达到了2.4°C和9mV（±3σ）的低误差。
Georgia Institute of Technology, Atlanta, GA 2 Intel, Hillsb 2.4°C, 9mV (±3σ) inaccuracy
ISSCC 2025Session 8Digital Circuits
A 0.024mm2 All-Digital Fractional Output Divider with 257fs Worst-Case Jitter Using Split-DTC-Based Background Calibration
Yan Yu1,2, Deng Luo1, Jianjun Chen1, Yang Guo1, Bin Liang1, Yaqing Chi1,
本文提出了一种面积为0.024mm²的全数字分数输出分频器(FOD)，采用基于Split-DTC的背景校准技术，实现了257fs的最差情况抖动。该设计利用单个PLL驱动多个FOD，相比传统多PLL方案显著节省芯片面积和功耗。
▸提出Split-DTC（分片数字时间转换器）架构，实现背景校准，无需额外校准周期，降低面积和功耗。
▸全数字实现，面积仅0.024mm²，适用于SoC多频率时钟生成，克服了模拟方案的面积和功耗瓶颈。
Hanhan Sun1, Jing Xiao2, Hao Gao3, Ming Tao2, Kai Tang2 Nati 0.024mm² area, 257fs worst-case jitter
ISSCC 2025Session 8Digital Circuits
A Command-Aware Hybrid LDO for Advanced HBM Interfaces with 150µA Quiescent Current and 20pF On-Chip Capacitor Achieving Sub-10mV Voltage Droop in 400ps Settling Time
Jaeho Kim*1, Myeongho Han*1, Jooeun Bang1,2, Younghyun Lim3, Jaehyouk Choi1
本文提出了一种面向先进HBM接口的命令感知混合LDO，通过仅使用20pF片上电容和150μA静态电流实现快速瞬态响应，解决了HBM4中多通道供电噪声和面积限制问题。
▸提出命令感知混合架构，通过预判内存读写命令提前调整LDO工作模式，显著降低瞬态过冲/下冲。
▸采用20pF极小片上电容结合150μA超低静态电流，实现与传统大电容LDO相当的瞬态性能，适合HBM密集集成。
Seoul National University, Seoul, Korea 150μA quiescent current, 20pF on-chip capacitor
ISSCC 2025Session 8Digital Circuits
A Dynamically Reconfigurable Digital-Integrated Voltage-Regulator Fabric for Energy-Efficient DVFS in Multi-Domain SoCs
Julian Arenas, Chi-Hsiang Huang, Kevin Patino-Sosa, Jung-Jin Park,
该论文提出了一种动态可重构的数字集成电压调节器架构，通过将Buck稳压器与LDO稳压器结合，实现了多域SoC中高效细粒度的动态电压频率缩放（DVFS）。该架构解决了传统Buck稳压器需要大体积无源器件难以集成的问题，同时提升了能量效率。
▸提出了一种Buck-LDO混合架构，其中Buck稳压器驱动一组LDO调节域，关键域设置Buck轨电压，从而结合了Buck的高效性和LDO的细粒度调节能力。
▸实现了动态可重构的电压调节器结构，支持多域SoC中不同电压需求的灵活分配，提升了DVFS的能效。
Hikmet Seha Ozturk, Visvesh Sathe Georgia Institute of Techn
ISSCC 2025Session 8Digital Circuits
Dynamic Guard-Band Features of the IBM zNext System
Tobias Webel1, Phillip J. Restle2, Ramon Bertran2, Alper Buyuktosunoglu2,
该论文介绍了IBM zNext系统中的动态保护带（guard-band）特性，通过片上传感器和目标技术动态优化保护带，旨在提升高性能、能效、可靠性、容错性和可持续性。
▸提出了一种低成本、小芯片面积的动态保护带优化方法，利用片上传感器实现对电压、频率等参数的实时调整。
▸将动态保护带技术应用于IBM大型机系统，同时兼顾性能、能效与可靠性，展示了系统级自适应管理的潜力。
ISSCC 2025Session 37Digital Circuits28nm CMOS
A 13.5µW 35-Keyword End-to-End Keyword Spotting System Featuring Personalized On-Chip Training in 28nm CMOS
Hyuk-Jin Lee1, Kyunghoon Pyo1, Taekwang Jang2, Mingoo Seok3, SeongHwan Cho1
本文提出一个13.5µW、支持35个关键词的端到端关键词识别系统，在28nm CMOS工艺中实现。通过片上个性化训练，系统能够针对用户口音进行定制，解决了传统KWS系统功耗高且无法个性化适配的问题。
▸首款集成了片上个性化训练的端到端KWS系统，允许针对用户口音实时调整识别模型。
▸在28nm CMOS工艺下实现13.5µW超低功耗，支持35个关键词，显著优于现有方案。
KAIST, Daejeon, Korea ETH Zürich, Zürich, Switzerland 3 Colu 35 keywords, 13.5µW power consumption
ISSCC 2025Session 37Digital Circuits28nm
A 28nm 18.1µJ/Acquisition End-to-End GPS Acquisition Accelerator with Energy-Accuracy-Driven Mixed-Radix IFFT and ROM-Assisted Computing
Sangsu Jeong1, Sungjin Park1, Mingoo Seok2, Dongsuk Jeon1
该论文提出了一种用于GPS信号捕获的端到端加速器，采用28nm工艺，通过能量-精度驱动的混合基IFFT和ROM结构，实现了18.1µJ/次捕获的低功耗性能。解决了传统GPS捕获中计算量大、能效低的问题。
▸提出能量-精度驱动的混合基IFFT架构，根据精度需求动态调整计算模式，降低功耗。
▸采用ROM阵列实现蝶形运算，通过输入路由切换实部和虚部数据，减少硬件开销。
Seoul National University, Seoul, Korea 18.1µJ/Acquisition
ISSCC 2025Session 37Digital Circuits28nm CMOS
SKADI: A 28nm Complete K-SAT Solver Featuring Dual-Path SRAM-Based Macro and Incremental Update with 100% Solvability
Zihan Wu, Xiyuan Tang, Tao Zhang, Lishan Lin, Haoyang Luo, Bocheng Xu,
该论文提出了一种基于28nm工艺的完整K-SAT求解器SKADI，采用双路径SRAM宏和增量更新技术，实现了100%的可解性，解决了传统Von Neumann架构求解K-SAT问题能耗高、速度慢的问题。
▸提出双路径SRAM宏结构，支持高效并行搜索，加速求解过程。
▸采用增量更新机制，减少重复计算，提高求解效率。
Zhongyi Wu, Jiahao Song, Yitao Liang, Xiaochen Bo, Yuan Wang
ISSCC 2025Session 37Digital Circuits
SHINSAI: A 586mm2 Reusable Active TSV Interposer with Programmable Interconnect Fabric and 512Mb 3D Underdeck Memory
Bo Jiao*1, Haozhe Zhu*1, Yuman Zeng1, Yongjiang Li1, Jie Liao1, Siyao Jia1,
本文提出了一种名为SHINSAI的可重用有源TSV中介层，集成了可编程互连架构和512Mb 3D底层存储器，旨在解决3D集成中互连密度和能效的瓶颈问题。通过垂直堆叠接口和可编程互连，实现了高带宽、低延迟的数据传输。
▸提出了一种可重用的有源TSV中介层，支持可编程互连架构，提高了3D集成的灵活性和复用性。
▸集成了512Mb 3D底层存储器，实现了高密度存储与逻辑的垂直集成。
ISSCC 2025Session 37Digital Circuits
A 2-Dimensional mm-Scale Network-on-Textiles (kNOTs) for Wearable Computing with Direct Die-to-Yarn Integration of 0.6×2.15mm2 SoC and bySPI Chiplets
Anjali Agrawal1, Zhenghong Chen1, Braden E. Desman1, Jinhua Wang1,
本文提出了一种可扩展的二维织物上网络（kNOT），通过直接芯片到纱线集成将SoC和bySPI网络芯片嵌入纺织品，支持异构编程、多传感模式和分布式内存，解决了可穿戴电子纺织品在保持柔性和舒适性的同时实现计算和通信的难题。
▸提出直接芯片到纱线（Direct Die-to-Yarn）集成方法，将毫米级芯片嵌入纱线中，保持织物柔性和舒适性。
▸设计二维网络架构（kNOT）和bySPI网络芯片，实现可扩展的片上网络通信，支持异构系统和分布式内存。
ISSCC 2025Session 37Digital Circuits
IBM Telum II Processor Design-Technology Co-Optimizations
for Power, Performance, Area, and Reliability
本文介绍了IBM Telum II处理器的设计-技术协同优化，针对功耗、性能、面积和可靠性（PPAR）进行了全栈改进。该处理器是前代产品的全面升级，通过工艺和设计的联合优化实现了显著的性能提升和能效改善。
▸提出了一种全栈设计-技术协同优化方法，从电路到系统层面同时优化功耗、性能、面积和可靠性。
▸采用了先进的工艺技术和创新的电路设计，如新的时钟分布和电源管理方案，以提升处理器整体效率。
ISSCC 2025Session 34Digital Circuits
A 47.3-to-58.4GHz Differential Quasi-Class-E Colpitts Oscillator Achieving 198.8dBc/Hz FoMT
Changwenquan Song*, Zehui Kang*, Chen Yu, Liang Wu
本文提出了一种工作在47.3-58.4GHz的差分准Class-E Colpitts振荡器，旨在解决毫米波通信中本地振荡信号频谱纯度不足的问题。该设计通过差分准Class-E拓扑实现高能效和高FoMT，无需额外的谐波提取放大级，从而降低功耗和面积。
▸提出差分准Class-E Colpitts振荡器拓扑，在毫米波频段实现高效率和高纯度信号。
▸实现宽调谐范围（47.3-58.4GHz）的同时，达到198.8dBc/Hz的优秀FoMT指标。
Chinese University of Hong Kong, Shenzhen, China 198.8dBc/Hz FoMT, 47.3-58.4GHz频率范围
ISSCC 2025Session 34Digital Circuits
An 18.5-to-23.6GHz Quad-Core Class-F23 Oscillator Without 2nd/3rd Harmonic Tuning Achieving 193dBc/Hz Peak FoM and 140-to-250kHz 1/f3 PN Corner in 65nm CMOS
Hanzhang Cao*1, Sichen Gao*1, Jin Jin1, Xiaolong Liu2, Wen Wu1, Tongde Huang1
本文提出了一种18.5至23.6GHz的四核Class-F23振荡器，无需二次/三次谐波调谐，通过优化谐振腔设计解决了毫米波频段电感耦合导致的品质因数下降问题，实现了193dBc/Hz的峰值FoM和140t的调谐范围。
▸提出四核Class-F23架构，无需额外的二次/三次谐波调谐电路，简化设计并降低功耗。
▸通过优化电感布局和耦合抑制技术，在毫米波频段保持高Q值谐振腔，显著提升相位噪声性能。
Nanjing University of Science and Technology, Nanjing, China 193dBc/Hz峰值FoM，140t调谐范围
ISSCC 2025Session 34Digital Circuits
A 9.05-to-37.0GHz LO Generator with Magnetic Mode Switching and Tuning-Free Octave-Bandwidth Common-Mode Resonator Achieving >190.7dBc/Hz FoM
Hao Guo, Yaolong Hu, Taiyun Chi
本文提出了一种9.05至37.0GHz的LO发生器，采用磁模式切换和无调谐倍频程带宽共模谐振器技术，解决了高频VCO调谐范围超过一个倍频程时面临的瓶颈问题，实现了宽频带覆盖和低相位噪声。
▸提出磁模式切换技术，通过改变谐振器磁耦合方式实现多模式工作，扩展调谐范围。
▸设计无调谐倍频程带宽共模谐振器，无需额外调谐即可覆盖整个倍频程带宽，简化电路复杂度。
Rice University, Houston, TX 9.05-37.0GHz频率范围
ISSCC 2025Session 34Digital Circuits
A 4.75GHz Digital PLL with 45.8fs Integrated-Jitter and 257dB FoM Based on a Voltage-Biased Harmonic-Shaping DCO with Adaptive Common-Mode Resonance Tuning
Stefano Gallucci*1, Francesco Tesolin*1, Pietro Salvi1, Daniele Lodi Rizzini1,
本文提出一种4.75GHz数字锁相环（PLL），采用电压偏置谐波整形DCO，实现了45.8fs的积分抖动和257dB的FoM，解决了多数据转换器和收发器对低噪声频率合成的需求。
▸提出电压偏置谐波整形DCO技术，有效抑制相位噪声，实现极低抖动。
▸通过数字化架构与先进CMOS工艺结合，在4.75GHz频率下达到257dB FoM，展示了高性能与能效的平衡。
Riccardo Moleri1, Francesco Buccoleri1,2, Michele Rossoni1, 45.8fs integrated jitter, 257dB FoM @ 4.75GHz
ISSCC 2025Session 34Digital Circuits
A 380µW and -242.8dB FoM Digital-PLL-Based GFSK Modulator with sub-20µs Settling Frequency Hopping for Bluetooth Low-Energy in 22nm CMOS
Simone Mattia Dartizio*1, Giacomo Castoro*1, Stefano Gallucci*1,
该论文提出了一种基于数字锁相环（DPLL）的GFSK调制器，适用于蓝牙低功耗（BLE）通信，实现了380µW的超低功耗和-242.8dB的FoM，并支持亚20µs建立时间的自适应跳频，有效降低了干扰。
▸实现了极低功耗（380µW）的DPLL基GFSK调制器，同时达到-242.8dB的高FoM。
▸提出亚20µs建立时间的频率跳频机制，满足BLE自适应跳频要求。
Michele Rossoni1, Riccardo Moleri1, Francesco Tesolin1, Piet 380µW功耗，-242.8dB FoM，sub-20µs跳频建立时间
ISSCC 2024Session 30Digital Circuits
A Variation-Tolerant In-eDRAM Continuous-Time Ising Machine Featuring 15-Level Coefficients and Leaked Negative-Feedback Annealing
Jiahao Song*, Zihan Wu*, Xiyuan Tang, Bocheng Xu, Haoyang Luo,
该论文提出了一种基于eDRAM的变容错连续时间Ising机，通过15级系数和泄漏负反馈技术，实现对组合优化问题的高效求解。针对传统离散时间Ising机在系数规模和变容能力上的局限，该设计在连续时间域中实现了更强的容错性和更高的求解质量。
▸首次将eDRAM用于连续时间Ising机，结合泄漏负反馈实现变容错能力，降低工艺偏差影响。
▸采用15级可编程系数，扩展了Ising机的动态范围，提升复杂组合优化问题的求解精度。
Youming Yang, Yuan Wang, Runsheng Wang, Ru Huang Peking Univ
ISSCC 2024Session 30Digital Circuits
A Fully Integrated Annealing Processor for Large-Scale Autonomous Navigation Optimization selectors arranged in two stages, reducing the critical path by 85% compared to the design with a 1024b selector. An additional LFSR is included to ensure that the resulting distribution reaches uniformity.
Yi-Chen Chu, Yu-Cheng Lin, Yu-Chen Lo, Chia-Hsiang Yang, Figure 30.4.5 shows the design details of the Clustering Unit a
该论文提出了一种全集成退火处理器，用于大规模自主导航优化中的聚类问题。通过平衡集群大小和将二维聚类计算映射到一维处理单元阵列，减少了内存访问和数据冲突，实现了高效的聚类优化。
▸通过限制集群中的站数量来平衡集群大小，提高聚类均衡性。
▸将二维聚类计算映射到一维处理单元( PU )阵列，采用串行输入串行输出方式计算最小距离，减少内存访问。
ISSCC 2024Session 30Digital Circuits
VIP-Sat: A Boolean Satisfiability Solver Featuring 5×12 Variable In-Memory Processing Elements with 98% Solvability for 50-Variables 218-Clauses 3-SAT Problems
Chaeyun Shim, Jooyoung Bae, Bongjin Kim
该论文提出了一种名为VIP-Sat的布尔可满足性（SAT）求解器，采用5×12可变内存处理（In-Memory Processing）单元，实现了98%的可解性。该求解器针对SAT这一NP完全问题，适用于人工智能、机器学习、电子设计自动化等领域。
▸提出了基于可变内存处理架构的SAT求解器，通过5×12个处理单元实现高效的并行计算。
▸实现了98%的高可解性，显著提升了SAT问题的求解成功率。
University of California, Santa Barbara, CA 98% solvability for 5 variables
ISSCC 2024Session 30Digital Circuits40nm
A 40nm VLIW Edge Accelerator with 5MB of 0.256pJ/b RRAM and a Localization Solver for Bristle Robot Surveillance
Samuel D. Spetalnick*1, Ashwin Sanjay Lele*1, Brian Crafton1, Muya Chang1,
该论文提出了一款针对微型监视机器人的40nm VLIW边缘加速器，集成了5MB的0.256pJ/b RRAM和定位求解器，解决了感知和定位工作负载的高效计算问题。通过非易失性存储和专用架构实现了超低功耗和实时处理。
▸采用0.256pJ/b的超低功耗RRAM，减少了存储访问能耗。
▸集成VLIW架构与定位求解器，实现神经网络推理和状态空间方程的高效联合计算。
0.256pJ/b RRAM能耗，5MB容量，40nm工艺
ISSCC 2024Session 14Digital Circuits16nm-Cl
A Monolithic 10.5W/mm2 600MHz Top-Metal and C4 Planar Spiral Inductor-Based Integrated Buck Voltage Regulator on 16nm-Class CMOS
Suhwan Kim, Harish K Krishnamurthy, Zakir Ahmed, Nachiket Desai,
该论文提出了一种基于顶层金属和C4平面螺旋电感的单片集成降压稳压器，在16nm工艺上实现了10.5W/mm²的功率密度和600MHz的开关频率，解决了为不同IP提供多个独立电压轨的问题。
▸使用顶层金属和C4凸点作为平面螺旋电感，实现了高功率密度的单片集成。
▸在16nm工艺上实现了600MHz的高频开关，提升了稳压器的响应速度和集成度。
10.5W/mm²功率密度, 600MHz开关频率
ISSCC 2024Session 14Digital Circuits
KASP: A 96.8% 10-Keyword Accuracy and 1.68µJ/Classification Keyword Spotting and Speaker Verification Processor Using Adaptive Beamforming and Progressive Wake-Up
Jianbiao Xiao1, Xuhui Zhang1, Shijian Zhu1, Zhengwei Yang1, Meng Du1,
提出了一种名为KASP的关键词识别与说话人验证联合处理器，通过自适应噪声抑制技术解决了传统KWS处理器对环境噪声敏感的问题，实现了96.8%的10关键词识别准确率和1.68µJ/分类的超低功耗。
▸首次将关键词识别与说话人验证集成在同一处理器中，实现联合任务处理。
▸采用自适应噪声抑制算法，有效降低人类语音噪声（如旁人交谈、电视声音）对识别准确率的影响。
96.8% 10-Keyword Accuracy, 1.68µJ/Classification
ISSCC 2024Session 14Digital Circuits28nm CMOS
A 0.45V 0.72mW 2.4GHz Bias-Current-Free Fractional-N Hybrid PLL Using a Voltage-Mode Phase Interpolator in 28nm CMOS the delay of the DTC based on the LMS calibration method. To satisfy timing constraints, the critical digital blocks are designed with customized logic circuits using low-threshold transistors. The whole HPLL can operate at the minimum voltage of 0.45V (D/VCO at 0.4V) without requiring any voltage booster or bias current.
Liqun Feng, Xuansheng Ji, Longhao Kuang, Qianxian Liao, Su Han,
本文提出了一种0.45V供电、0.72mW功耗的2.4GHz无偏置电流分数-N混合锁相环，采用电压模式相位插值器（VPI）实现低电压操作。通过7位分段RDAC（4位二进制R-2R DAC和3位温度计DAC）解决电阻值与线性度的权衡，在28nm CMOS工艺下实现了低噪声和良好匹配。
▸提出无偏置电流的分数-N混合PLL架构，消除传统PLL中的偏置电流源，降低功耗和电压要求。
▸采用电压模式相位插值器（VPI），利用无源电阻和开关实现低电压下的高线性度和低噪声。
0.45V供电, 0.72mW功耗, 2.4GHz输出频率
ISSCC 2024Session 14Digital Circuits
A 10A Computational Digital LDO Achieving 263A/mm2 Current Density with Distributed Power-Gating Switches and Time-Based Fast-Transient Controller for Mobile SoC Application in 3nm GAAFET
Dongha Lee, Seki Kim, Takahiro Nomiyama, Dong-Hoon Jung, Dongsu Kim,
该论文提出一种计算型数字LDO，采用分布式电源门控开关和时间基于的控制技术，实现了10A负载电流和263A/mm^2的高电流密度，旨在简化移动SoC中PMIC-SoC电源轨并优化CPU核心功耗。
▸使用分布式电源门控开关来减小功率FET面积，提高集成度
▸采用时间基于的控制方法实现高效率的数字LDO
Jongwoo Lee, Sungung Kwak Samsung Electronics, Hwaseong, Kor 10A负载电流，263A/mm^2电流密度
ISSCC 2024Session 14Digital Circuits12nm
A 12nm Linux-SMP-Capable RISC-V SoC with 14 Accelerator
Types, Distributed Hardware Power Management and Flexible, NoC-Based Data Orchestration
该论文介绍了一款基于12nm工艺的RISC-V SoC，支持Linux对称多处理（SMP），并集成了14个加速器。通过分布式硬件电源管理和灵活的基于NoC的数据编排，解决了多核异构SoC的功耗与数据通信效率问题。
▸在12nm工艺下实现了支持Linux SMP的RISC-V多核SoC，具备完整的操作系统兼容性。
▸集成了14个专用加速器，并通过分布式硬件电源管理实现动态功耗优化。
ISSCC 2024Session 14Digital Circuits4nm-plus CMOS
A Fully Digital Current Sensor Offering Per-Core Runtime Power for System Budgeting in a 4nm-Plus Octa-Core CPU
Chien-Yu Lu1, Bo-Jr Huang1, Min-Chieh Chen1, Ollie Tsai1, Alfred Tsai1,
本文提出一种全数字电流传感器，用于4nm-plus八核CPU中每核运行时功耗的精确测量，以支持系统功耗预算管理。该传感器通过数字方式实现，避免了模拟电路的复杂性和面积开销，实现了高精度、低延迟的每核功耗监测。
▸提出全数字电流传感器架构，无需模拟电路，降低了设计复杂度和面积。
▸实现每核运行时功耗的实时监测，支持系统功耗预算的动态优化。
ISSCC 2024Session 14Digital Circuits3nm CMOS
A 3nm Adaptive Clock Duty-Cycle Controller for Mitigating Aging-Induced Clock Duty-Cycle Distortion
Daniel Yingling1, Yimai Peng1, Robert Vachon1, Dipti Pal2, Sagar Jariwala2,
本文提出了一种在3nm工艺下的自适应时钟占空比控制器，用于缓解晶体管老化引起的时钟占空比失真问题。该控制器通过动态调整时钟占空比，补偿因时钟门控导致的老化效应，从而保证高性能处理器（如CPU、GPU、NPU）的时钟稳定性。
▸提出自适应时钟占空比控制技术，动态补偿老化引起的时钟路径延迟不对称。
▸在3nm先进工艺节点上实现，针对时钟门控导致的老化效应进行优化。
ISSCC 2024Session 14Digital Circuits
Proactive Voltage Droop Mitigation Using Dual-ProportionalDerivative Control Based on Current and Voltage Prediction Applied to a Multicore Processor in 28nm CMOS
Weiwei Shan, Kaize Zhou, Keran Li, Yuxuan Du, Zhuo Chen, Junyi Qian,
本文提出了一种基于电流和电压预测的双比例微分控制方法，用于主动缓解动态电压跌落问题。该方法通过预测负载电流和电压变化，提前调整供电，克服了传统电压传感器检测延迟的缺点。
▸提出了基于电流和电压预测的双比例微分控制架构，实现主动电压跌落缓解。
▸通过预测负载电流和电压变化，提前调整供电，克服了传统传感器检测延迟的问题。
Haitao Ge, Jun Yang, Xin Si Southeast University, Nanjing, C
ISSCC 2024Session 14Digital Circuits
A/mm2 Scalable Distributed All-Digital 6×6 Dot-LDOs Featuring Freely Linkable Current-Sharing Network: A Fine-Grained On-Chip Power Delivery Solution in 28nm CMOS
Yong-Jin Lee1,2, Woojin Jang1,2, Hong-Hyun Bae1, Jeong-Hyun Cho1, Hyun-Sik Kim1
architecture is emerging as a solution for on-chip power delivery [1-6]. Multiple digital LDO (D-LDO) units cooperate inside this framework to regulate supply voltage via a shared power grid network.
Korea Advanced Institute of Science and Technology, Daejeon,
ISSCC 2024Session 14Digital Circuits5nm
A Software-Assisted Peak Current Regulation Scheme to Improve Power-Limited Inference Performance in a 5nm AI SoC
Monodeep Kar1, Joel Silberman1, Swagath Venkataramani1, Viji Srinivasan1,
本文提出了一种软件辅助的峰值电流调节方案，通过动态管理AI SoC的峰值电流，在功率受限条件下提升推理性能。该方案在5nm工艺上实现，有效解决了高功耗导致的性能瓶颈问题。
▸提出软件辅助的峰值电流动态调节机制，结合硬件协同优化，实现低延迟的功率管理。
▸针对AI推理工作负载的特性，设计峰值电流感知的调度策略，显著提升功率受限时的吞吐量。
ISSCC 2023Session 29Digital Circuits22nm FDSOI
An 8T eNVSRAM Macro in 22nm FDSOI Standard Logic with Simultaneous Full-Array Data Restore for Secure IoT Devices
Sepideh Nouri, Subramanian S. Iyer
本文提出了一种8T eNVSRAM宏单元，在22nm FDSOI标准逻辑工艺中实现，旨在解决超低功耗IoT设备在待机时的高泄漏能耗问题。该设计通过同时全阵列数据恢复功能，在电源关闭前快速保存数据，并兼容标准CMOS逻辑工艺，无需额外制造步骤。
▸提出8T单元结构，在标准逻辑工艺中实现非易失性存储，无需传统EEPROM/FLASH的额外工艺步骤。
▸实现同时全阵列数据恢复，提高了数据恢复速度和安全性，适用于电源突发中断场景。
University of California, Los Angeles, CA
ISSCC 2023Session 29Digital Circuits40nm CMOS
A Sub-0.8pJ/b 16.3Gbps/mm2 Universal Soft-Detection Decoder Using ORBGRAND in 40nm CMOS
Arslan Riaz1, Alperen Yasar1, Furkan Ercan1, Wei An2, Jonathan Ngo1,
该论文实现了一种基于ORBGRAND算法的通用软检测解码器，在40nm CMOS工艺上达到了低于0.8pJ/b的能量效率和16.3Gbps/mm2的面积效率，解决了短长度、高码率码的低延迟、高能效和高带宽解码需求。
▸首次硬件实现ORBGRAND通用近最大似然解码算法，支持多种短码和高码率码的软检测解码。
▸通过优化电路架构实现亚0.8pJ/b的超低能耗和16.3Gbps/mm2的高面积效率，显著优于传统解码方案。
sub-0.8pJ/b, 16.3Gbps/mm2
ISSCC 2023Session 29Digital Circuits
CCSA: A 394TOPS/W Mixed-Signal GPS Accelerator with Charge-Based Correlation Computing for Signal Acquisition
capacitor (Cc). Following the well-known capacitor coupling equation, we can formulate
本文提出了一种基于电荷相关计算的混合信号GPS加速器CCSA，用于信号捕获。通过电荷耦合计算实现高能效的乘法累加操作，达到了394TOPS/W的能效。
▸提出基于电荷耦合的混合信号相关计算方法，利用电容耦合实现乘法累加，避免了传统数字电路的功耗。
▸设计了全局输出线电荷重分配机制，通过公式推导验证了输出电压与相关结果的线性关系，并优化了寄生电容影响。
394TOPS/W
ISSCC 2023Session 29Digital Circuits
A 1.5µW End-to-End Keyword Spotting SoC with Content-Adaptive Frame Sub-Sampling and Fast-Settling Analog Frontend
Ji-Hwan Seol1,2, Heejin Yang1, Rohit Rothe1, Zichen Fan1, Qirui Zhang1,
本文提出了一款1.5µW端到端关键词唤醒SoC，通过内容自适应帧子采样和快速建立模拟前端技术，实现了AFE、FE和NN三个模块的协同优化，显著降低了系统功耗，适用于边缘物联网设备的低功耗唤醒应用。
▸提出了内容自适应帧子采样技术，根据输入语音内容动态调整帧速率，减少不必要的计算和功耗。
▸设计了快速建立模拟前端（AFE），缩短建立时间，降低AFE的平均功耗。
Hun-Seok Kim1, David Blaauw1, Dennis Sylvester1 University o 1.5µW总功耗
ISSCC 2023Session 29Digital Circuits
A 73.53TOPS/W 14.74TOPS Heterogeneous RRAM In-Memory and SRAM Near-Memory SoC for Hybrid Frame and Event-Based Target Tracking
Muya Chang*1, Ashwin Sanjay Lele*1, Samuel D. Spetalnick1, Brian Crafton1,
该论文提出了一种异构RRAM存内计算和SRAM近存计算的SoC，用于混合帧相机和事件相机的目标跟踪任务，解决了传统帧相机CNN处理高精度但低吞吐量的问题。该SoC实现了73.53TOPS/W的能效和14.74TOPS的吞吐量。
▸首次将RRAM存内计算和SRAM近存计算异构集成在同一SoC中，支持混合帧和事件数据流的高效处理。
▸通过任务映射和流水线优化，在目标跟踪应用中实现了高能效与高吞吐量的平衡。
73.53TOPS/W 14.74TOPS
ISSCC 2023Session 29Digital Circuits
An 8.09TOPS/W Neural Engine Leveraging Bit-Sparsified Sign-Magnitude Multiplications and Dual Adder Trees
Hyochan An, Yu Chen, Zichen Fan, Qirui Zhang, Pierre Abillama, Hun-Seok Kim,
该论文提出了一种利用位稀疏符号幅度乘法与双加法器树的神经引擎，通过采用符号幅度表示替代传统的二进制补码算术，显著降低了乘法能耗，并设计了双加法器树结构以高效处理符号幅度加法，实现了8.09TOPS/W的能效。
▸采用符号幅度乘法替代二进制补码乘法，利用位稀疏性降低乘法能耗35%-67%。
▸设计双加法器树结构，分别处理符号幅度数的符号位和幅度位，避免传统符号幅度加法的高开销。
David Blaauw, Dennis Sylvester University of Michigan, Ann A 8.09TOPS/W
ISSCC 2023Session 14Digital Circuits
A Digital Low-Dropout (LDO) Linear Regulator with Adaptive Transfer Function Featuring 125A/mm2 Power Density and Autonomous Bypass Mode
Michael Zelikson, Kosta Luria, Lior Gil, Yuval Brown, Vadim Goldenbeg,
该论文提出了一种适用于CPU的数字低压差线性稳压器（DLDO），采用自适应传递函数，实现了125A/mm²的高功率密度，解决了动态工作条件下VIN、VOUT和负载电流瞬变导致的VMIN依赖性问题。
▸提出自适应传递函数数字控制，优化瞬态响应和稳定性
▸实现125A/mm²的高功率密度，满足CPU级供电需求
Dor Kasif, Elias Hlees, Alex Vinichuk Intel, Haifa, Israel M 125A/mm² power density
ISSCC 2023Session 14Digital Circuits
A 10-to-300MHz Fractional Output Divider with -80dBc Worst-Case Fractional Spurs Using Auxiliary-PLL-Based Background 0th/1st/2nd-Order DTC INL Calibration
Yumeng Yang, Wei Deng, Angxiao Yan, Haikun Jia, Junlong Gong,
该论文提出了一种基于辅助PLL背景校准的分数输出分频器（FOD），工作频率范围为10-300MHz，实现了最差情况-80dBc的分数杂散性能。解决了传统多PLL方案面积大、功耗高、复杂度高的问题，以及DTC非线性导致的杂散问题。
▸提出基于辅助PLL的背景校准技术，实时校正DTC非线性，显著降低分数杂散。
▸实现10-300MHz宽频率范围的分数输出分频，最差情况杂散仅-80dBc。
Zhihua Wang, Baoyong Chi Tsinghua University, Beijing, China -80dBc worst-case fractional spurs
ISSCC 2023Session 14Digital Circuits28nm CMOS
A Fractional-N Digital MDLL with Injection-Error Scrambling and Background Third-Order DTC Delay Equalizer Achieving –67dBc Fractional Spur
Qiaochu Zhang1, Hsiang-Chun Cheng1, Shiyu Su1,2, Mike Shuo-Wei Chen1
该论文提出了一种分数-N数字MDLL，通过注入误差加扰和后台三阶DTC延迟均衡器，实现了-67dBc的参考杂散抑制，解决了传统MDLL中DTC非线性导致的杂散问题。
▸提出注入误差加扰技术，将DTC非线性误差随机化，降低分数杂散。
▸引入后台三阶DTC延迟均衡器，自适应校准DTC的非线性，提高线性度。
University of Southern California, Los Angeles, CA -67dBc参考杂散
JSSC 期刊论文
全部 559 篇 →
JSSC 2025 第1期
A 28 nm 288 TOPS W Attention Based NN Processor With Correlative CIM Ring Archi
28纳米工艺下基于注意力机制的神经网络处理器，支持288 TOPS算力
JSSC 2025 第1期
A 469 TOPS W Training 234 J Image Inference On Chip Training Accelerator With I
一款高性能芯片训练加速器，支持469 TOPS/W训练和234 J图像推理
JSSC 2025 第1期
A 907 nW Vibration Based Condition Monitoring Chip Featuring a Digital Compute
一款功耗仅907nW的振动状态监测芯片，集成数字计算功能。
JSSC 2025 第1期
An Energy Efficient Processor for Real Time Semantic LiDAR SLAM in Mobile Robot
一种用于移动机器人实时语义LiDAR SLAM的能效处理器
JSSC 2025 第1期
Energy Efficient Flexible RNS CKKS Processor for FHE Based Privacy Preserving C
一种基于灵活RNS CKKS架构的高效能全同态加密隐私保护处理器。
JSSC 2025 第1期
Mobile PBR A 28 nm Energy Efficient Rendering Processor for Photorealistic Augm
一款28纳米工艺的高能效渲染处理器，用于实现逼真增强现实效果。
JSSC 2025 第1期
Power Limited Inference Performance Optimization Using a Software Assisted Peak
无摘要提供，无法生成概要
JSSC 2025 第3期
A1 8 - G Input-Impedance 015-μV Input-Referred- Ripple Chopper Amplifier With Lo
提出一种采用局部正反馈环的斩波放大器，实现高输入阻抗和低输入纹波。
JSSC 2025 第3期
A 20-μs Turn-On Time 24-kHz Resolution 15100-MHz Digitally Programmable Temperat
一种基于快速锁定频率锁定环(FLL)和Δ-Σ分数分频器(FDIVs)的时钟发生器，具有20微秒启动时间和24kHz分辨率。
JSSC 2025 第4期
A 038 mW 200 kHz BW Digital Intensive Single Opamp Fourth Order Continuous Time
一篇关于低功耗数字密集型单运放四阶连续时间滤波器的IEEE JSSC论文
JSSC 2025 第4期
A 430 A 682 dB SNR 133 dBSPL AOP CMOS MEMS Digital Microphone Based on Electros
一篇关于基于CMOS MEMS的数字麦克风设计的IEEE JSSC论文，重点介绍了高SNR和AOP性能。
JSSC 2025 第4期
All Digital Event Based Vision Sensor With Multi Event Generation for Motion Vi
全数字事件视觉传感器，支持多事件生成用于运动视觉
JSSC 2025 第4期
MINOTAUR A Posit Based 042 050 TOPS W Edge Transformer Inference and Training A
基于Posit的Transformer推理与训练芯片设计
JSSC 2025 第5期
A 396 m 124 dB Dynamic Range Digital Pixel Sensor With Triple and Single Quanti
一款具有三重和单量化的396m 124dB动态范围数字像素传感器。
JSSC 2025 第5期
A 443 mW 624 fps Hyperspectral Image Processor for Spectral Unmixing in MAV Rem
一款用于微型飞行器遥感光谱解混的低功耗高帧率超光谱图像处理器
JSSC 2025 第5期
A Real Time Speech Enhancement Processor for Hearing Aids in 28 nm CMOS
一款基于28纳米CMOS工艺的实时语音增强处理器，专为助听器设计。
JSSC 2025 第5期
SESOMP A Scalable and Energy Efficient Self Organizing Map Processor for IoT De
一篇关于可扩展且节能的自组织映射处理器在物联网中应用的JSSC论文
JSSC 2025 第6期
How to Keep Pushing ML Accelerator Performance Know Your Rooflines
探讨如何通过理解Rooflines模型持续提升机器学习加速器性能
JSSC 2025 第6期
PQPU A 44 J Op 694 kOPS Agile Post Quantum Crypto Processor Across Multiple Mat
一款支持多种后量子密码算法的44J/694kOPS敏捷处理器
JSSC 2025 第7期
ANP G A 28 nm 104 pJ SOP Sub mm Asynchronous Hybrid Neural Network Olfactory Pr
28纳米工艺下104皮焦耳SOP异步混合神经网络嗅觉处理芯片
JSSC 2025 第7期
An Inductive Loading Simultaneous Noise and Input Matching Technique With Curre
该论文提出了一种电感负载同时噪声和输入匹配技术
JSSC 2025 第8期
A 26 G Input Impedance 112 dB Dynamic Range Two Step Direct Conversion Front En
一款具有26G输入阻抗和112dB动态范围的两步直接转换前端设计
JSSC 2025 第8期
A 28 nm Software Defined Accelerator Chip With Circuit Pipeline Scaling and Int
一款28纳米工艺的软件定义加速器芯片，具备电路流水线缩放功能。
JSSC 2025 第9期
A 255 V Input 100 V Output 862 Peak Efficiency Fibonacci Dickson Hybrid Convert
一篇关于高效能混合转换器的IEEE JSSC论文
JSSC 2025 第12期
A Dual-Input Bidirectional Three-Level Battery Charger Using Coarse-Fine VCF Bal
双输入双向三电平电池充电器，支持无线电力共享和高效充电。
JSSC 2024 第1期
C-DNN An Energy-Efficient Complementary Deep-Neural-Network Processor With Heter
提出一种结合CNN和SNN的互补DNN处理器，实现高效能推理与训练。
JSSC 2024 第1期
MetaVRain A Mobile Neural 3-D Rendering Processor With Bundle-Frame-Familiarity-
MetaVRain是一款面向移动设备的低功耗神经3D渲染处理器，采用仿生视觉感知架构解决NeRF渲染的高运算强度问题。
JSSC 2024 第1期
Multipurpose Deep-Learning Accelerator for Arbitrary Quantization With Reduction
提出一种支持任意量化的深度学习加速器，具有高效能和多格式数据处理能力。
JSSC 2024 第2期
A 136-G Input-Impedance Active Electrode for Non-Contact Biopotential Signals Mo
一种136GΩ输入阻抗的有源电极电路，用于非接触式生物电位信号检测。
JSSC 2024 第3期
A Li-Ion Battery Input Highly Integrated LED Driver With 968 Peak Efficiency and
一款高效集成的锂离子电池供电LED驱动器，峰值效率达96.8%，支持双色混合调光。