ISSCC 2024Session 12RF & Wireless
本文提出了一种基于电荷阈值化的可扩展、瞬时宽带5GS/s RF相关器，解决了传统数字相关器功耗高和模拟相关器相关长度短、功耗面积大的问题，实现了8位ENOB和152 TO的性能。
▸采用电荷阈值化技术实现模拟相关运算，避免了ADC的使用，降低了功耗和面积。
▸实现了5GS/s的瞬时宽带采样率和可扩展架构，支持更长的相关长度。
ISSCC 2022Session 25Data Converters180nm CMOS
本文提出了一种采用单端环形放大器积分器的单环ΔΣ调制音频ADC，在180nm工艺下实现了0.0375mm²的小面积和203.5µW的低功耗，动态范围达到108.8dB。通过伪伪差分架构有效消除了闪烁噪声，适用于电池供电的消费电子设备。
▸首次在单环ΔΣ调制器中采用单端环形放大器积分器，在保持高能效的同时显著减小芯片面积。
▸利用伪伪差分（PPD）架构实现闪烁噪声消除，无需传统斩波稳定技术，简化了电路设计。
ISSCC 2021Session 14mm-Wave
该论文提出了一种26GHz全双工循环器接收机，用于毫米波中继器，通过自干扰消除技术实现53dB/400MHz（40dB/800MHz）的隔离度，解决了毫米波5G NR中继器/中继节点的全双工通信问题，提升了频谱效率和覆盖范围。
▸提出了一种基于循环器的全双工接收机架构，在毫米波频段实现共享天线接口的收发隔离。
▸实现了宽带自干扰消除，在400MHz带宽内达到53dB消除深度，在800MHz带宽内达到40dB消除深度。
ISSCC 2020Session 26Medical & Bio
本文提出了一款利用人体热能自供电的心跳检测系统级芯片（SoC），功耗仅20µW，可实现自维持的穿戴式医疗设备，解决了电池供电设备在长期连续监测中的续航问题。
▸首次将人体热能采集与低功耗心跳检测电路集成在单个SoC中，实现自供电运行，无需电池。
▸在极低功耗（20µW）下实现精确的心跳检测，并能在真实运动条件下保持测量准确性。
ISSCC 2018Session 8Wireless
该论文提出了一种用于WiFi反向信道无线供电的共集成天线能量收集器，解决了小尺寸天线在2.4GHz WiFi低功率环境下能量收集效率低和冷启动困难的问题。通过共集成天线和整流器设计，实现了极低功耗的无线能量收集。
▸提出共集成天线与整流器的设计，减小了系统体积并提高了能量收集效率。
▸实现了960pW的超低功耗能量收集，支持冷启动功能。
ISSCC 2018Session 26RF & Wireless
本文提出了一种基于N-path混频器的宽带混合耦合器环形器天线接口，实现了全双工通信中的低噪声自干扰消除。该设计在0.55-0.9GHz频率范围内达到2.7dB的噪声系数和40dB的发射自干扰抑制，提升了频谱效率。
▸采用N-path混频器实现宽带混合耦合器环形器，突破了传统环形器的带宽限制。
▸在低噪声系数下实现40dB的发射自干扰抑制，适用于全双工无线系统。
ISSCC 2018Session 14Data Converters
本文提出了一种50MHz带宽的连续时间ΔΣ调制器，通过动态误差校正技术解决了多比特反馈DAC中的符号间干扰问题，实现了79.8dB SNDR和95.2dB SFDR。该设计在保持高能效的同时满足了蜂窝通信的带宽需求。
▸提出了一种动态误差校正技术，有效抑制了多比特反馈DAC中的符号间干扰，提升了SFDR。
▸采用多比特反馈架构，在低过采样率下实现了高分辨率和高线性度。
ISSCC 2017Session 29Wireline I/O
该论文提出了一种用于非对称链路（如内存接口和显示驱动器）的16Gb/s线缆收发器，采用集成脉冲宽度调制（iPWM）实现相位域均衡，在发射端完成全部均衡，从而简化接收端设计。相比传统分段FFE，该方案降低了功耗和面积开销，实现了3.6pJ/b的能效。
▸提出相位域均衡（iPWM）方案，通过脉冲宽度调制在发射端实现均衡，无需传统多段FFE的大量分段和预驱动器。
▸发射端集成均衡功能，使接收端不需要或仅需少量均衡，适合非对称链路应用。
ISSCC 2016Session 21Wireless
该论文提出一种面积仅1.2cm²、工作在2.4GHz的自振荡整流天线，通过联合优化电小天线和整流器电路，实现了-34.5dBm的高灵敏度，从而延长无线供电传感器的通信距离。解决了传统整流器灵敏度受限导致工作范围受限的问题。
▸提出自振荡整流天线架构，将天线与整流器协同设计，无需外部振荡器。
▸采用电小天线与整流器的联合优化，在1.2cm²小面积内实现-34.5dBm的极低输入功率灵敏度。
ISSCC 2016Session 2RF & Wireless65nm CMOS
本文提出了一种可扩展的28GHz耦合锁相环（PLL），采用65nm CMOS工艺，通过单线同步技术实现大规模5G毫米波阵列中不同单元之间的相位一致性。解决了瓦片式MIMO/相控阵中LO分布和相位噪声的挑战。
▸提出可扩展的28GHz耦合PLL架构，支持大规模毫米波阵列的瓦片式集成。
▸采用单线同步技术，实现不同单元IC/PCB之间的相位相干性，简化了LO分布。
ISSCC 2014Session 9Wireless65nm CMOS
本文提出了一种适用于无线体域网(WBAN)的亚采样PSK接收机，采用65nm CMOS工艺，在0.6V供电下仅消耗1.3mW功耗。通过数字密集型架构替代传统模拟密集型设计，解决了高功耗和大面积的问题。
▸采用亚采样技术实现低电压(0.6V)和超低功耗(1.3mW)的PSK接收机
▸数字密集型架构替代传统模拟密集型设计，减少面积和功耗
ISSCC 2014Session 2Wireline I/O65nm CMOS
本文提出了一种在65nm CMOS工艺下实现的3抽头判决反馈均衡器（DFE），能够在0.7V低供电电压下达到16Gb/s的数据速率，并实现0.25pJ/b的高能效。该设计解决了高速串行链路中低压下均衡电路的能效挑战。
▸提出了一种低电压（0.7V）下工作的3抽头DFE架构，实现了16Gb/s的高速数据传输。
▸通过电路设计优化，在65nm CMOS节点达到了0.25pJ/b的极低能耗，显著提升了能效。
ISSCC 2012Session 27Data Converters0.13µm CMOS
本文提出了一种在0.13µm CMOS工艺下实现的两步流水线ADC，工作电压1.2V，采样率30MS/s，SNDR达到70.4dB。通过优化两级级联增益级的组合，显著降低了功耗，实现了31.3fJ/转换步的品质因数，解决了低功耗与高性能之间的矛盾。
▸通过改变两级级联增益级的增益组合来优化功耗，支持更低的电源电压操作。
▸在1.2V低电压下实现14位精度和30MS/s采样率，同时保持优异的能效。
ISSCC 2012Session 27Data Converters
该论文提出了一种基于开关环形振荡器的高度数字化时间-数字转换器（TDC），实现了13位分辨率、315fsrms抖动、2mW功耗和500MS/s采样率，带宽为1MHz。解决了传统TDC分辨率受限于工艺门延迟以及流水线TDC中时间残差放大器非线性难以控制的问题。
▸采用开关环形振荡器结构，实现了高分辨率、低功耗的全数字TDC设计。
▸通过数字技术克服了传统TDC中模拟电路的非线性问题，提高了鲁棒性。
ISSCC 2011Session 5Clocking & PLLs
该论文提出了一种0.4至3GHz的数字锁相环（DPLL），通过确定性后台校准技术实现电源噪声抑制，解决了传统DPLL中TDC量化误差与振荡器相位噪声之间的带宽折衷问题，从而在宽频率范围内降低抖动。
▸提出了一种基于确定性后台校准的电源噪声消除技术，无需额外模拟电路即可有效抑制电源噪声对DPLL性能的影响。
▸通过数字环路滤波器的动态重构，实现了灵活的环路响应设置，优化了锁定行为并降低了抖动。
ISSCC 2011Session 27Data Converters
本文提出了一种采用噪声整形双向单斜率量化器的三阶离散时间ΔΣ调制器。该结构结合了时间域量化和噪声整形技术，克服了VCO量化器的非线性问题以及传统时间域量化缺乏噪声整形的缺陷。
▸提出了一种噪声整形双向单斜率量化器，实现时间域量化与噪声整形的结合。
▸该量化器避免了VCO量化器的非线性行为，同时提供了额外的噪声整形，提升了调制器的能效和线性度。
ISSCC 2011Session 25Wireline I/O
该论文提出了一种无时间数字转换器(TDC)的数字时钟数据恢复(CDR)电路，采用线性环路动态和无偏移数据恢复技术，实现了2.5Gb/s的数据速率和7mW的低功耗，解决了传统模拟环路滤波器大电容难以集成的问题。
▸提出无TDC的数字CDR架构，避免了TDC的非线性和量化噪声
▸实现线性环路动态，改善了环路稳定性和抖动性能
ISSCC 2011Session 25Wireline I/O
提出一种0.5-2.5Gb/s无参考时钟的半速率数字时钟数据恢复电路，采用新型频率检测器实现无限频率采集范围，解决了传统旋转频率检测器采集范围有限、功耗大和易谐波锁定的问题，同时改进了输入占空比。
▸采用新型频率检测器实现无限频率采集范围，避免谐波锁定
▸半速率数字架构降低功耗和复杂度
ISSCC 2010Session 16Data Converters
该论文提出了一种混合CLS-Opamp/ZCBC架构的流水线ADC，利用仅300mV输出摆幅的运算放大器实现了1.4V的信号摆幅，解决了CMOS工艺缩放中电压余量和本征增益降低带来的设计难题。
▸创新性地将相关电平移位(CLS)技术与零交叉电路(ZCBC)混合，在低电压下获得大信号摆幅。
▸使用输出摆幅仅300mV的运算放大器，通过混合架构扩展至1.4V有效信号摆幅，降低了对高增益运放的依赖。
ISSCC 2008Session 30Data Converters0.18µm CMOS
本文提出一种利用相关电平移位（CLS）技术，在仅30dB环路增益的运放下实现超过60dB真轨到轨性能的方法，解决了低电源电压下运放增益不足和输出摆幅受限的问题。
▸提出相关电平移位技术，在不使用共源共栅器件的情况下显著提升运放有效增益和输出摆幅。
▸在0.18µm工艺下，仅用30dB环路增益的运放实现了超过60dB的轨到轨性能，突破了传统低电压设计限制。