ISSCC 2026Session 8Wireline I/O
提出一种0.292pJ/b 56Gb/s/wire的单端电容驱动同时双向收发器，利用电容驱动降低功耗和自干扰，并采用AC/DC复制和PVT/失配跟踪实现PVT鲁棒性，无需额外硬件。该收发器在宽电压、温度及信道损耗范围内保持BER<1e-12，适用于极短距离（XSR）和芯片间（D2D）互连。
▸采用电容驱动同时双向（CD-SBD）架构，在单端信号下实现低功耗和低自干扰。
▸提出AC/DC复制和PVT/失配跟踪技术，无需额外硬件即可实现工艺、电压、温度变化的鲁棒性。
ISSCC 2025Session 8Digital Circuits
本文提出了一种面向先进HBM接口的命令感知混合LDO，通过仅使用20pF片上电容和150μA静态电流实现快速瞬态响应，解决了HBM4中多通道供电噪声和面积限制问题。
▸提出命令感知混合架构，通过预判内存读写命令提前调整LDO工作模式，显著降低瞬态过冲/下冲。
▸采用20pF极小片上电容结合150μA超低静态电流，实现与传统大电容LDO相当的瞬态性能，适合HBM密集集成。
ISSCC 2025Session 37Digital Circuits28nm
该论文提出了一种用于GPS信号捕获的端到端加速器，采用28nm工艺，通过能量-精度驱动的混合基IFFT和ROM结构，实现了18.1µJ/次捕获的低功耗性能。解决了传统GPS捕获中计算量大、能效低的问题。
▸提出能量-精度驱动的混合基IFFT架构，根据精度需求动态调整计算模式，降低功耗。
▸采用ROM阵列实现蝶形运算，通过输入路由切换实部和虚部数据，减少硬件开销。
ISSCC 2025Session 22Memory
该论文提出了一款用于HBM4的注入锁定正交时钟生成器，功耗仅850μW，频率范围2-5GHz，具备抖动滤波和即时切换功能，解决了低功耗时钟生成中的抖动抑制和快速响应问题。
▸采用注入锁定架构实现低功耗正交时钟生成，显著降低功耗至850μW。
▸提出抖动滤波技术，有效抑制时钟抖动，保证高频时钟质量。
ISSCC 2023Session 22Other28nm CMOS
该论文提出了一款用于助听器的实时语音增强处理器，采用无乘法器处理单元（PE）阵列，在28nm CMOS工艺下实现0.81mm²面积和740µW功耗。通过算法与硬件协同优化，解决了深度学习模型在可穿戴设备中计算复杂度和功耗过高的问题。
▸采用无乘法器PE阵列设计，大幅降低计算功耗和面积开销。
▸实现实时语音增强处理，满足助听器低功耗、小尺寸的严格约束。
ISSCC 2022Session 28Memory
本文提出了一种电容驱动的片上链路，通过结合前馈均衡（FFE）和地强制偏置技术，在5.6mm的DRAM全局总线长度上实现了12.0Gb/s/线的数据速率和78.8fJ/b/mm的能效。该设计解决了传统中继器驱动片上互连的功耗和面积限制，提高了DRAM接口的带宽效率。
▸采用电容驱动取代传统中继器，显著降低片上长互连的功耗和延迟。
▸提出FFE结合地强制偏置技术，补偿信道损耗并抑制串扰，实现高速传输。
ISSCC 2021Session 9AI / ML40nm
针对非稀疏神经网络训练需求，提出一款采用40nm工艺的8位浮点训练处理器，通过共享指数偏置技术实现4.81TFLOPS/W高能效，解决了现代非稀疏激活函数下传统稀疏加速方法失效的问题。
▸提出专为非稀疏神经网络设计的8位浮点训练处理器架构
▸采用共享指数偏置技术减少数据表示冗余，提升能效
ISSCC 2020Session 6Wireline I/O
该论文针对硅中介层上HBM的高密度通道间串扰问题，提出了一种结合前馈均衡（FFE）的串扰消除方案，并采用3D交错通道布局，实现了8Gb/s/µm的高吞吐量。该方案有效提升了通道密度而不显著增加功耗。
▸提出将前馈均衡（FFE）与串扰消除技术相结合，在硅中介层上实现高密度通道间的干扰抑制。
▸采用3D交错通道布局，进一步减少相邻信道间的串扰，提高信道利用率。
ISSCC 2020Session 6Wireline I/O40nm CMOS
该论文提出了一种基于机器学习启发的随机鉴频鉴相技术的参考less时钟数据恢复电路，实现了6.4至32Gb/s的宽范围操作和0.96pJ/b的低功耗，解决了传统频率检测技术中捕获范围、锁定时间和功耗之间的性能权衡问题。
▸提出了一种机器学习启发的随机鉴频鉴相技术，利用随机性进行频率检测，减少了硬件和功耗开销。
▸实现了连续速率参考less操作，覆盖6.4至32Gb/s的宽数据率范围，同时保持低功耗和高能效。
ISSCC 2020Session 32Power Management
本文提出了一种基于环形放大器的低压差稳压器（LDO），通过副本电路增强电源抑制比（PSR），解决了数字LDO输出纹波大、PSR差以及依赖时钟频率的问题。该LDO在0.4-1.2V输入电压范围内实现了0.0057mm²的芯片面积和55fs的瞬态FoM。
▸采用环形放大器替代数字功率管控制，消除了输出纹波并改善了PSR
▸引入副本（Replica）电路进一步增强电源抑制比，实现高PSR性能
ISSCC 2020Session 22Memory
该论文提出了一种工作在0.8-2.3GHz的正交误差校正器，采用最小总延迟跟踪技术，可校正高达101.6ps的相位误差，解决了多相时钟因器件失配引起的相位误差导致数据采样窗口缩小的问题。
▸实现了101.6ps的超宽可校正误差范围，覆盖0.8-2.3GHz宽频率范围。
▸采用最小总延迟跟踪技术，在保持宽校正范围的同时优化了延迟开销。
ISSCC 2020Session 18Power Management
本文提出了一种48V转1V的三电平半桥DC-DC转换器，实现了92.8%的峰值效率和60A的输出电流。通过飞电容电压平衡技术解决了高降压比下的效率挑战，适用于服务器和汽车等48V总线应用。
▸采用三电平半桥结构，有效降低开关管电压应力，实现48V到1V的高降压比转换。
▸提出飞电容电压平衡控制方法，确保飞电容电压稳定在输入电压的一半，提高转换效率。
ISSCC 2018Session 19RF & Wireless
本文提出了一款用于桥式测量系统的高分辨率可编程增益读出IC，采用新型低噪声放大器设计，实现了21.8b分辨率、亚100μHz的1/f拐点和2.4μV失调电压，解决了传统开关电容或多运放仪表放大器功耗-噪声折衷差的问题。
▸提出了一种新型低噪声仪表放大器架构，通过数字辅助技术抑制1/f噪声，降低了功耗和噪声折衷。
▸实现了亚100μHz的1/f拐点，显著提升了直流测量系统的低频噪声性能。
ISSCC 2016Session 13Wireless65nm CMOS
本文提出了一种用于X波段FMCW雷达的940MHz带宽、28.8µs周期的8.9GHz chirp频率合成器PLL，采用65nm CMOS工艺实现。解决了宽带chirp信号快速生成和低功耗的问题，通过低功耗相位插值器设计避免了crowbar电流。
▸采用互补双路相位插值器结构，通过固定电流分配实现5位温度计码控制的插值权重，无需消耗crowbar电流，降低功耗。
▸实现了940MHz带宽和28.8µs短周期的chirp信号合成，适用于高分辨率FMCW雷达应用。
ISSCC 2016Session 11Sensors
该论文提出了一种用于触摸控制器的100通道可配置模拟前端，支持85至385Hz的帧率，旨在解决大尺寸触摸屏中充电器噪声等共模电源噪声导致的触摸检测性能下降问题。通过差分传感等方法增强噪声抑制能力，提高了触摸检测的准确性。
▸提出100通道可配置模拟前端架构，支持宽帧率范围以适应不同应用场景。
▸采用增强的噪声抑制技术，有效抑制超过10Vpp的共模电源噪声。
ISSCC 2013Session 14Digital Circuits
该论文提出了一种用于数字电视和视频应用的合成像素时钟发生器，采用双环架构来降低环形振荡器DCO的相位噪声，实现了0.032mm2面积和3.1mW功耗，集成抖动为30psrms，DCO调谐范围为10-630MHz。
▸采用双环架构（模拟环和数字主环）有效抑制环形振荡器DCO的相位噪声，解决了低输入频率下环路带宽受限导致的抖动问题。
▸实现了极小的芯片面积（0.032mm2）和低功耗（3.1mW），同时保持宽调谐范围和低抖动性能。
ISSCC 2011Session 25Wireline I/O
该论文提出了一种基于DLL的数据恢复电路的时钟嵌入视频接口，实现了13.8mW功耗和3.0Gb/s的数据速率，解决了传统多点配置接口在高带宽下成本高的问题。
▸采用DLL（延迟锁定环）进行数据恢复，降低了电路复杂度和功耗。
▸实现了时钟嵌入传输，无需额外时钟线，减少了引脚数和系统成本。