ISSCC 2025Session 36RF & Wireless0.13μm SiGe BiCMOS and 28nm CMOS
针对AI等场景对带宽和低延迟的需求，提出一种200Gb/s PAM-4异构收发器，结合0.13μm SiGe BiCMOS和28nm CMOS工艺，用于重定时可插拔光学系统，解决了线性驱动可插拔光学在高速率下因插入损耗增大而性能退化的问题。
▸采用0.13μm SiGe BiCMOS与28nm CMOS异构工艺集成，兼顾模拟高频性能与数字电路密度。
▸实现200Gb/s PAM-4重定时收发，支持低延迟光学互连，满足AI计算对超低延迟和带宽的需求。
ISSCC 2024Session 7Wireline I/O28nm CMOS
该论文提出了一种用于极短距离(XSR)应用的112Gb/s PAM-4收发器，采用了时间交错2b/3b ADC和非平衡波特率CDR架构，在28nm CMOS工艺下实现了2.16pJ/b的能效，解决了低损耗信道下高速串行通信的功耗优化问题。
▸提出时间交错2b/3b ADC结构，在降低ADC分辨率的同时保持采样率，从而节省功耗。
▸采用非平衡波特率时钟数据恢复(CDR)技术，优化了时钟恢复的功耗和抖动性能。
ISSCC 2024Session 7Wireline I/O28nm CMOS
本文提出了一种112Gb/s/pin单端串扰消除收发器，采用28nm CMOS工艺，实现了31dB的损耗补偿。该方案通过单端信号传输替代差分信号，提高了吞吐密度，并减少了功耗，适用于224Gb/s数据率需求。
▸提出单端串扰消除技术，在单端信号传输中有效抑制串扰，实现高数据速率。
▸实现31dB损耗补偿，补偿信道损耗，提升信号完整性。
ISSCC 2023Session 6Wireline I/O5nm FinFET
本文提出了一种在高信道损耗下实现快速锁定的时钟数据恢复（CDR）电路，采用Flash频率获取技术，在5nm FinFET工艺中实现了37.8dB信道损耗和0.6µs锁定时间。解决了传统CDR在高损耗下因缺乏先验均衡而难以锁定至大幅频率偏移数据的问题。
▸提出Flash频率获取技术，可在无预先信道均衡的情况下实现高信道损耗下的频率锁定。
▸实现0.6µs极快锁定时间，显著提升CDR在高速SerDes中的响应速度。
ISSCC 2022Session 6Wireline I/O
本文提出了一种224Gb/s PAM-4 SerDes接收器，实现了31dB损耗补偿和1.41pJ/b的能效，满足数据中心对高带宽、低功耗电接口的需求。
▸实现了224Gb/s PAM-4接收器，功耗效率仅1.41pJ/b，处于业界领先水平。
▸具备31dB的损耗补偿能力，支持长距离或高损耗信道传输。
ISSCC 2022Session 30Power ManagementIntel 4
本文提出了一种工作在triode区的模拟LDO，采用分布式增益增强和动态负载电流跟踪技术，在Intel 4工艺下实现0.76V输入电压和4A输出电流，旨在解决低 dropout 电压下高PSR的需求。
▸采用triode区工作而非传统饱和区，以减小dropout电压
▸分布式增益增强结构提升环路增益和PSR
ISSCC 2022Session 17Wireline I/O5nm FinFET
本文在5nm FinFET工艺中实现了一个9比特线性、14GHz的积分模式相位插值器，解决了高速SerDes中CDR对低抖动、高分辨率相位插值器的需求，提高了线性度并降低了功耗和面积。
▸实现了9比特分辨率，高于传统7-8比特相位插值器，提升了相位调节精度。
▸采用积分模式架构在14GHz下实现高线性度，并利用5nm FinFET工艺实现低功耗紧凑设计。
ISSCC 2021Session 11Wireline I/O7nm CMOS
该论文提出了一款工作于26.5625至106.25Gb/s的极短距离(XSR)SerDes收发器，采用7nm CMOS工艺，实现了1.55pJ/b的高能效。解决了高密度交换ASIC中对高带宽、小面积和低功耗SerDes的需求。
▸支持从26.5625到106.25Gb/s的宽速率范围，覆盖多种数据速率标准。
▸通过电路架构和工艺优化，实现了1.55pJ/b的业界领先能效。
ISSCC 2019Session 30Wireline I/O
该论文提出了一种用于28/56/112Gb/s Serdes应用的8位注入锁定相位旋转器，通过动态多相注入技术解决了高速串行链路中时钟分配功耗大的问题，实现了低功耗、高精度的多相时钟生成。
▸提出动态多相注入技术，通过调整注入相位和强度实现高精度相位旋转，避免了传统相位插值器的功耗和线性度问题。
▸采用注入锁定环形振荡器（ILRO）结构，结合8位数字控制，实现了宽频率范围（7GHz）和低抖动性能。
ISSCC 2017Session 6Wireline I/O40nm CMOS
本文提出了一款采用40nm CMOS工艺的56Gb/s PAM-4/NRZ收发器，集成了串化/解串器、FFE/CTLE/DFE均衡、CDR和眼图监测电路，解决了超高速数据链路（如400GbE）中高性能与低功耗的挑战。该收发器在14GHz下24dB损耗时实现BER<10^-12，功耗仅602mW。
▸采用高度并行化架构，集成64:4串化器和3抽头四分之一速率FFE，实现56Gb/s高速传输。
▸通过多相滤波器（PPF）产生正交时钟，优化锁存器和选择器的时序，降低功耗并提升信号完整性。
ISSCC 2016Session 10Wireline I/O28nm CMOS
本文提出了一种用于多芯片模块（MCM）封装的引脚高效前向时钟CNRZ-5编码串行器/解串器（SerDes），在28nm CMOS工艺中实现了每线20.83Gb/s的数据速率和0.94pJ/bit的能效，支持长达12mm的传输距离。该设计解决了高密度存储器接口和大芯片分割等应用中高速信号在封装基板上传输的挑战。
▸采用CNRZ-5编码技术，提高引脚效率，在相同引脚数下实现更高数据吞吐量。
▸前向时钟架构简化了接收端的时钟恢复，降低了功耗和复杂度。
ISSCC 2014Session 26Other40nm CMOS
该论文提出了一种采用8b8w编码的SerDes链路，在40nm工艺下实现8-12Gb/s/wire的数据速率，旨在解决高损耗信道下带宽需求增加的问题，同时降低引脚数和功耗，并实现低延迟。
▸提出8b8w编码方案，通过8线传输8比特数据，相比传统差分对减少了引脚数，提升了引脚效率。
▸实现了低延迟设计，适用于对延迟敏感的互连场景，同时保持高能效和低功耗。
ISSCC 2014Session 2Wireline I/O
提出一种28Gb/s 560mW的多标准SerDes，采用单级模拟前端和14抽头判决反馈均衡器，支持OIF CEI-25G-LR等多种高速标准，解决了高速率下的均衡和功耗挑战。
▸采用单级模拟前端结构，降低功耗和复杂度
▸14抽头判决反馈均衡器实现高符号间干扰抑制
ISSCC 2011Session 20Wireline I/O40nm CMOS
该论文提出了一种基于模拟决策反馈均衡器（DFE）的16Gb/s串行解串器（SerDes），采用40nm CMOS工艺，能够在Nyquist频率下通过34dB损耗的背板通道工作，并集成了波特率时钟数据恢复（CDR）电路。解决了高速背板通信中高损耗通道的均衡和时钟恢复问题。
▸采用模拟DFE实现均衡，相比数字DFE降低了功耗和复杂度。
▸使用了波特率CDR架构，能够在高损耗通道下实现稳定的时钟恢复。
ISSCC 2010Session 20RF & Wireless45nm CMOS SOI
本文提出一种采用源串联端接（SST）结构的协议敏捷发射器，在45nm CMOS SOI工艺上实现了7.4Gb/s的数据率和32mW的低功耗。解决了传统CML驱动器功耗高的问题，同时克服了SST在灵活摆幅、恒流均衡和DC耦合电压标准支持方面的困难。
▸采用源串联端接结构替代传统CML驱动器，将输出级功耗降低至CML的1/4。
▸实现了协议敏捷性，能够灵活调节输出摆幅和进行恒流均衡，支持多种协议标准。