ISSCC 2026Session 8Wireline I/O
该论文提出了一种符合UCIe-S标准的die-to-die物理层，在16通道上实现48Gb/s/lane速率，在30mm有机封装上达到1.24Tb/s/mm的岸线带宽密度和1.2pJ/b能效。通过阻抗不变TX CTLE、高摆幅N/N驱动器、紧凑谐振时钟、改进的双尾锁存器等电路创新，相比先前UCIe-S实现了3倍数据率和2.8倍带宽密度提升。
▸阻抗不变的发射机连续时间线性均衡器（TX CTLE），在保持阻抗匹配的同时实现均衡。
▸高摆幅N/N驱动器，提高了输出电压摆幅并降低功耗。
ISSCC 2023Session 9Industry Highlights7nm CMOS
本文介绍了Intel首款ASIC IPU设备E2000，这是一款与Google协同设计的200G产品，于2022年量产。该设备集成了丰富的包处理流水线、RDMA和NVMe存储卸载能力，以及基于ARM Neoverse的计算复合体，允许客户软件执行从复杂包处理到设备管理等多种功能，采用TSMC 7nm工艺。
▸Intel首款ASIC IPU设备，联合Google设计，实现200G吞吐量。
▸集成ARM Neoverse计算复合体，支持客户自定义软件运行复杂包处理、存储传输和遥测等功能。
ISSCC 2018Session 19RF & Wireless22nm FinFET
该论文提出了一种8位亚阈值混合热传感器，采用单元件远程传感技术，在22nm FinFET工艺中实现了±1.07°C的测量不准确度。它解决了传统NPN基传感器在双阱工艺中受限的问题，实现了低功耗、小面积的多传感器部署。
▸提出电流模式混合热传感器，工作在亚阈值区域，显著降低功耗。
▸采用单元件远程传感技术，无需额外远端传感元件，节省芯片面积。
ISSCC 2016Session 23Wireline I/O14nm CMOS
本文提出了一种采用14nm CMOS工艺实现的32Gb/s双向4通道电容耦合链路，每比特能耗仅为4pJ/b，用于近程通信。该设计解决了传统电感耦合采样率低和传输线耦合带宽受限的问题，实现了高能效高速连接。
▸采用电容耦合实现近程通信，避免了电感自谐振导致的采样率限制，同时支持双向传输。
▸4通道并行架构在14nm CMOS工艺下实现32Gb/s总数据率，每比特能耗仅4pJ/b，显著优于传统方案。
ISSCC 2015Session 8Digital Circuits
该论文提出了一种双用低压差稳压器/电源门控电路，具有线性和开关导通模式，用于微处理器片上供电。它解决了多核处理器中不同单元需要不同供电电压且平台面积减小的挑战。
▸提出了一种可在线性稳压和开关导通模式之间切换的双用LDO/电源门控电路，提高了能效和灵活性。
▸实现了低输出阻抗和快速瞬态响应，适用于微处理器片上供电。
ISSCC 2012Session 14Digital Circuits22nm CMOS
该论文提出了一种无时间数字转换器(TDC)的全数字锁相环(ADPLL)用于移动SoC时钟生成，实现了200至3200MHz的宽频率范围和3mW的低功耗。通过将相位和频率检测完全数字化，解决了传统PLL在可扩展性和低功耗方面的挑战。
▸提出无TDC的ADPLL架构，将相位和频率检测推入数字域，消除了模拟电路和TDC带来的面积与功耗开销。
▸在22nm CMOS工艺下实现了极低功耗（3mW）和宽频率范围（200-3200MHz），适用于移动SoC的始终在线场景。
ISSCC 2012Session 11Sensors32nm CMOS, 22nm CMOS
该论文提出了一种基于BJT的比率式热传感器，采用32nm和22nm先进工艺，用于微处理器中的温度监测和热管理。通过解决传统热传感器在先进工艺下的精度和面积问题，实现了高精度且紧凑的片上温度检测。
▸提出比率式BJT结构，利用两个BJT的基极-发射极电压差产生与温度成正比的电压，消除工艺偏差影响。
▸在32nm和22nm高漏电工艺中实现低功耗、小面积的热传感器，适用于多热点微处理器。
ISSCC 2012Session 1Plenary
本文展望了未来十年硅和系统开发的可持续性，指出摩尔定律将继续推动晶体管集成度翻倍和功耗降低，从而为新型架构提供充足晶体管，实现始终在线、始终连接的个性化计算平台，覆盖从手持设备到服务器的全范围。
▸利用摩尔定律持续提升晶体管密度并降低功耗，为新型架构提供基础。
▸推动从客户端到服务器的统一平台架构，实现个性化、始终在线的用户体验。
ISSCC 2011Session 5Clocking & PLLs32nm CMOS
提出一种适用于片上系统（SoC）主机时钟的超低功耗锁相环（PLL），工作在300MHz至1.5GHz频率范围，功耗低于1.2mW。该PLL采用32nm高k金属栅极逻辑CMOS工艺实现，具备工艺可扩展性，并能在工艺变化和最小电源电压下保持环路稳定，满足移动设备始终在线始终连接功能对低功耗的需求。
▸采用低功耗架构和电路技术，实现sub-1.2mW的超低功耗，同时覆盖300MHz至1.5GHz的宽频率范围。
▸提出工艺可扩展的设计方法，确保PLL在下一代工艺节点下仍能保持系统响应和环路稳定性。
ISSCC 2010Session 9Digital Circuits
该论文提出了一种鲁棒的低电压高灵敏度传感器，用于准确表征随机工艺变化（如阈值电压波动），解决了传统方法需要大量数据分析或只能测量两个器件失配的局限性。该传感器基于数字阵列结构，能够提供更丰富的统计信息，适用于SRAM、灵敏放大器等关键晶体管的匹配优化。
▸提出一种鲁棒的低电压高灵敏度传感器，能够在低电压下准确测量随机阈值电压波动。
▸采用数字阵列结构，克服了传统方法只能测量两个器件失配的局限，提供更多统计数据。
ISSCC 2009Session 4Data Converters45nm LP CMOS
该论文提出了一种在45nm LP数字CMOS工艺下实现的1.1V、50mW、2.5GS/s、7位时间交织C-2C SAR ADC，解决了高速通信系统中低功耗、高采样率ADC的设计挑战。通过时间交织结构和C-2C电容阵列，实现了高能效和高速度的模数转换。
▸采用时间交织C-2C SAR架构，在低功耗数字CMOS工艺中实现2.5GS/s的高速采样。
▸利用金属指状电容（MFC）的匹配和密度优势，提升ADC的线性度和能效。
ISSCC 2009Session 3Digital Processors45nm CMOS
该论文介绍了基于45nm高k金属栅CMOS工艺的Nehalem系列IA处理器，涵盖移动、桌面和服务器领域。通过引入新的系统架构、增强的Core架构、先进功耗管理以及模块化设计，实现了4核8MB三级缓存、731M晶体管的高性能集成，并提出了创新的QuickPath Interconnect相干点对点互连技术。
▸采用45nm高k金属栅CMOS工艺，集成731M晶体管，实现4核8MB三级缓存的高性能处理器家族。
▸引入QuickPath Interconnect相干点对点互连，支持多代IA处理器、芯片组、I/O集线器及协处理器/加速器间的低延迟一致性通信。
ISSCC 2009Session 12RF & Wireless45nm CMOS
该论文提出了一种工作在4.75GHz的分数分频器，通过引入分数分频比来避免收发机中本振被功率放大器牵引的问题。采用数字校准技术抑制分数杂散，从而无需额外的滤波电感，节省了芯片面积。
▸采用分数分频比替代传统的二分频或SSB混频，有效避免本振牵引问题
▸通过数字校准技术抑制分数杂散，省去模拟滤波电感，节省面积
ISSCC 2008Session 4Digital Processors
该论文针对四核安腾处理器中电压缩放和软错误率(SER)免疫的电路设计挑战，提出了相关电路技术。通过解决电压-频率缩放带来的低电压操作困难以及逻辑电路对SER的敏感性，实现了在逻辑电路数量增加3倍的情况下保持可靠性和能效。
▸提出了适用于电压缩放的电路设计技术，确保在降低工作电压时逻辑实例的稳定运行。
▸开发了增强SER免疫能力的电路方法，提高处理器对软错误的抵抗力。
ISSCC 2008Session 27Data Converters
本论文提出一种用于802.11n/WiMAX接收机的28mW频谱感知可重构离散时间ΔΣ ADC，通过可重构调制器阶数在恒定采样率下优化信噪比，替代了复杂的模拟基带电路，实现了20MHz带宽下72dB SNR和70dB SNDR。
▸提出用可重构调制器阶数（4种模式）替代复杂模拟基带电路，根据信号和带外阻塞功率动态优化SNR。
▸集成5位flash ADC作为转换器前端，实现频谱感知功能。