ISSCC 2018Session 31AI / ML65nm
该论文提出了一种基于65nm工艺的1Mb非易失性存内计算ReRAM宏单元，用于二进制深度神经网络（DNN）的边缘AI设备。通过亚16ns的乘累加操作，解决了传统冯·诺依曼架构中数据搬运的能耗和延迟瓶颈，实现了低功耗、高速的神经网络推理。
▸首次在65nm工艺下实现1Mb规模的ReRAM存内计算宏单元，支持二进制DNN的乘累加操作。
▸实现了亚16ns的乘累加延迟，显著提升了边缘AI设备的推理速度。
ISSCC 2018Session 31AI / ML
该论文通过异构集成碳纳米管场效应晶体管（CNFET）和电阻式RAM（RRAM），利用单片3D集成技术实现了一个端到端的脑启发超维计算系统，并成功应用于语言识别等认知任务，解决了传统CMOS技术在能效和计算密度上的瓶颈。
▸首次实现基于CNFET和RRAM的异构3D集成超维计算系统，克服了传统硅基技术的扩展限制。
▸利用超维计算（HDC）的鲁棒性和容错性，结合新兴纳米器件的低功耗特性，实现了高效的认知计算。
ISSCC 2018Session 31AI / ML
这篇论文提出了一种基于内存计算的机器学习分类器，支持片上训练，实现了42pJ/决策的低能耗和3.12TOPS/W的高能效，解决了嵌入式传感系统在能量受限下的持续推断和自适应问题。
▸提出了一种鲁棒的内存计算架构，通过将计算嵌入存储阵列中，大幅降低数据移动能耗。
▸首次在内存计算分类器中集成片上训练功能，使其能够适应变化的统计和环境条件。
ISSCC 2018Session 31AI / ML
提出了一种名为Conv-RAM的能效型SRAM，将卷积计算嵌入到存储阵列中，以降低基于CNN的机器学习应用的功耗。通过电荷分享机制和本地位线电容复制来实现模拟域的计算，并采用输入翻转技术减少敏感放大器偏移的影响。
▸在SRAM存储阵列内直接执行卷积操作，大幅减少数据搬运带来的能耗。
▸利用电荷分享和本地位线电容复制实现高效的低功耗模拟计算。
ISSCC 2018Session 26AI / ML
该论文提出了一种用于蜂窝NB-IoT应用的紧凑型双频数字Doherty功率放大器，采用并联组合变压器架构，解决了在低频段（699-915MHz）和高频段（1710-1980MHz）同时实现高功率、高效率输出的问题。
▸提出了一种双频数字Doherty功率放大器架构，利用并联组合变压器实现双频段匹配和功率合成。
▸通过数字辅助技术优化了Doherty功率放大器的效率回退特性，在NB-IoT应用场景下实现了高线性度和高效率。
ISSCC 2018Session 26AI / ML
该论文提出一种基于变压器的AM-PM失真校正技术，用于28GHz CMOS功率放大器以实现高线性度和高效率。该设计针对5G毫米波通信中对高数据率和高阶调制（如QAM）的需求，在28GHz频段实现了41%的功率附加效率（PAE）和良好的线性性能。
▸提出一种新型变压器结构同时完成差分到单端转换和AM-PM失真校正，无需额外功耗或面积。
▸通过优化变压器耦合系数和电容补偿，有效抑制了Class-AB工作模式下的AM-PM失真，实现了高PAE下的线性放大。
ISSCC 2018Session 21AI / ML
该论文提出了一种采用模拟特征提取和数字深度神经网络的超低功耗语音活动检测器，总功耗仅1μW，解决了在能量收集和电池供电设备中实现自然语音交互的关键问题。通过结合模拟前端和数字推理，实现了高能效的语音/噪声区分。
▸首次在语音活动检测器中结合模拟特征提取与深度神经网络，大幅降低功耗至1μW。
▸采用模拟电路实现特征提取（如滤波器、能量计算），避免传统数字特征提取的高功耗。
ISSCC 2018Session 15AI / ML
该论文提出了一种82-108GHz的ADPLL，采用分裂变压器和双路径开关电容梯级的DCO，实现了-181dB的FOMT。解决了W波段DCO因寄生效应导致的频率分辨率低和调谐范围有限的问题。
▸提出分裂变压器（split-transformer）结构，实现高Q值的可变电感，替代低Q的变容管进行精细调谐。
▸采用双路径开关电容梯级（dual-path switched-capacitor ladder），在保持高Q值的同时扩大调谐范围。
ISSCC 2018Session 13AI / ML40nm CMOS
该论文提出了一种基于压缩感知的重构引擎，用于实时生理信号监测。通过引入稀疏度估计框架和鲁棒正交匹配追踪算法，解决了传统OMP算法对测量噪声敏感和收敛速度慢的问题。芯片采用40nm CMOS工艺实现，支持232至1996KS/s的采样率。
▸提出稀疏度估计框架，动态调整重构参数以提高噪声鲁棒性
▸设计鲁棒正交匹配追踪算法，加速收敛并降低计算复杂度
ISSCC 2018Session 13AI / ML28nm UTBB-FDSOI
该论文提出了一种128×16大规模MIMO检测器，采用链路自适应近最优算法，在28nm UTBB-FDSOI工艺上实现了1.8Gb/s的数据速率和70.6pJ/b的能效。通过压缩阵列架构和最大化数据重用的保持缓冲器，解决了传统检测器面积大、功耗高的问题。
▸提出压缩阵列架构，相比规则脉动阵列减少62%硅面积，并缩短数据移动延迟。
▸采用链路自适应近最优检测算法，支持宽范围信道条件，实现21dB阵列增益和16倍复用增益。
ISSCC 2018Session 13AI / ML28nm CMOS
提出一款混合信号二进制CNN处理器，在28nm CMOS工艺上实现全片上存储，以3.8μJ/图能耗达到CIFAR-10数据集86%准确率，解决边缘端低功耗高精度图像分类问题。
▸采用混合信号二进制计算单元，通过二进制权重和激活值大幅降低计算能耗和存储需求
▸实现近内存计算架构，所有权重和特征图存储于片上SRAM，避免片外DRAM访问能耗
ISSCC 2018Session 13AI / ML
本文提出一种基于CNN和立体匹配的实时3D手势识别处理器，功耗仅9.02mW，适用于头戴显示器等智能移动设备。该处理器解决了传统ToF深度传感器功耗高（>2W）导致续航不足的问题，同时克服了纯立体匹配方案交互性差的缺点。
▸提出将CNN与立体匹配相结合的新型算法，实现低功耗且高精度的深度估计。
▸设计专用硬件处理器架构，在9.02mW超低功耗下完成实时3D手势识别。
ISSCC 2018Session 13AI / ML
提出了一种名为UNPU的统一深度神经网络加速器，支持1b到16b完全可变的权重位精度，能够高效加速卷积层、全连接层和循环层，解决了现有加速器仅支持部分层类型的问题，实现了50.6TOPS/W的高能效。
▸提出统一架构，同时支持卷积层、全连接层和循环层，无需分离处理单元。
▸实现1b到16b完全可变的权重位精度，灵活适应不同精度需求。
ISSCC 2018Session 13AI / ML
本文提出QUEST，一种基于对数量化（log-quantized）的多用途DNN推理引擎，通过电感耦合技术堆叠在96MB 3D SRAM上，解决了传统DRAM堆叠方案中延迟过大的问题，实现了7.49TOPS的高性能推理。
▸采用对数量化（log-quantization）方法，大幅降低内存带宽需求，同时保持推理精度。
▸利用电感耦合（inductive-coupling）技术实现DNN加速器与96MB 3D SRAM的紧密堆叠，显著降低数据访问延迟。
ISSCC 2018Session 10AI / ML
本文提出一种基于双谐振变压器的无参考磁传感器，用于生物检测应用。该传感器通过漂移消除技术实现了0.3ppm的高精度，避免了荧光标记的漂白问题，并兼容CMOS工艺，降低了成本。
▸采用双谐振变压器结构实现高灵敏度磁场检测，同时抑制共模干扰。
▸提出无参考漂移消除技术，无需外部参考信号即可补偿温度等引起的漂移。
ISSCC 2017Session 14AI / ML
本文提出ENVISION处理器，通过次字并行和动态电压精度频率可扩展技术，实现了0.26至10TOPS/W的宽能效范围，解决了CNN推理中能效与灵活性的权衡问题。
▸提出次字并行处理架构，支持可变的计算精度以匹配不同CNN层需求。
▸实现动态电压精度频率可扩展（DVAFS），在运行中实时调整电压、精度和频率以优化能效。
ISSCC 2017Session 14AI / ML65nm CMOS
该论文提出了一款名为DNPU的可重构CNN-RNN处理器，通过统一架构同时高效支持卷积神经网络和循环神经网络，解决了不同网络计算需求差异大的问题，实现了8.1TOPS/W的高能效。
▸提出可重构架构，能够动态配置以支持CNN和RNN两种网络类型，实现通用深度神经网络处理。
▸通过数据流和计算单元优化，达到8.1TOPS/W的顶尖能效比。
ISSCC 2017Session 14AI / ML28nm FD-SOI
该论文介绍了一款基于28nm FD-SOI工艺的深度卷积神经网络SoC，用于智能嵌入式系统，实现了2.9TOPS/W的高能效。解决了在嵌入式平台上高效运行DCNN的功耗和性能瓶颈问题。
▸提出了一种针对DCNN优化的SoC架构，通过数据流和计算单元的高效协同设计实现高能效。
▸利用FD-SOI工艺的背偏置技术，动态调整阈值电压以降低功耗。
ISSCC 2016Session 14AI / ML
该论文提出了一种用于智能物联网系统的高能效深度卷积神经网络识别处理器，解决了传统识别处理器只能加速特定应用的问题，实现了1.42TOPS/W的能效。
▸提出了一种支持多种深度卷积神经网络架构的通用处理器架构，可灵活应用于图像和音频识别。
▸通过优化数据流和计算单元，实现了高能效的卷积计算，能效达到1.42TOPS/W。
ISSCC 2016Session 14AI / ML65nm CMOS
该论文提出了一种名为Eyeriss的能量可重构加速器，用于高效处理深度卷积神经网络（CNN）中的卷积运算，解决了CNN计算中高能耗和低能效的问题。通过优化数据流和架构设计，Eyeriss在保持高吞吐量的同时显著降低了能耗。
▸提出了一种新颖的行静态数据流（Row-Stationary Dataflow），通过最小化数据移动来降低能耗。
▸设计了一个可重构的加速器架构，支持不同形状和规模的CNN层，提高了灵活性。
ISSCC 2016Session 14AI / ML
提出一款双模式ADAS SoC，支持高性能驾驶模式（d-mode）和超低功耗停车模式（p-mode），通过RNN-FIS意图预测引擎智能触发监控记录，延长电池寿命。解决了汽车黑盒系统在停车模式下持续录像导致电池耗尽的问题。
▸提出双模式（d-mode/p-mode）ADAS SoC架构，兼顾高性能与超低功耗。
▸集成RNN-FIS（递归神经网络-模糊推理系统）引擎用于意图预测，实现智能触发监控。
ISSCC 2015Session 4AI / ML
该论文提出了一种面向大数据应用的可扩展深度学习/推理处理器，采用四并行MIMD架构，实现了1.93TOPS/W的高能效。针对深度学习训练中大规模迭代权重更新带来的计算与带宽瓶颈，该处理器通过并行架构和存储优化显著提升了性能。
▸提出四并行MIMD架构，支持多种深度学习模型的高效并行处理。
▸通过可扩展设计适应不同规模的大数据应用，实现高能效比（1.93TOPS/W）。
ISSCC 2014Session 7AI / ML
该论文提出了一种基于动态可重构混合架构的1000fps视觉芯片，集成了图像传感器和并行图像处理器，解决了高速视觉识别应用中对高帧率和强大处理能力的需求。通过结合像素并行和行并行SIMD阵列处理器以及嵌入式微处理器，实现了低、中、高级图像处理的高效协同。
▸提出了一种动态可重构的混合架构，结合了PE阵列和自组织处理单元，实现了灵活的图像处理。
▸实现了1000fps的高速视觉处理，同时集成了图像传感器和并行处理器，提升了系统集成度和处理效率。
ISSCC 2014Session 3AI / ML40nm CMOS
该论文提出了一种基于变压器的双模式Doherty LTE功率放大器，采用40nm CMOS工艺，旨在解决高数据速率通信系统中功率放大器在宽功率范围内的高效率和高线性度挑战，同时通过串联组合变压器实现瓦特级输出功率。
▸提出双模式操作，结合Doherty架构和变压器组合，在宽功率范围内优化效率和线性度。
▸利用串联组合变压器（SCT）实现高输出功率，克服CMOS低击穿电压的限制。
ISSCC 2014Session 3AI / ML40nm CMOS
本文提出了一种基于变压器耦合的真RMS功率检测器，采用40nm CMOS工艺实现。该检测器能够准确测量RF输出功率，有效克服了传统电压检测器在负载阻抗变化时因VSWR失配导致的测量误差问题。
▸采用变压器耦合结构实现真RMS功率检测，对天线阻抗变化不敏感，提高了功率测量的准确性。
▸全集成于40nm CMOS工艺中，无需外部功率检测器，降低了面积和成本。
ISSCC 2014Session 10AI / ML
该论文提出了一款面向头戴式显示器（HMD）应用的增强现实多核处理器，通过神经网络片上网络（NoC）实现高效的数据通信，在1.22TOPS算力和1.52mW/MHz能效下支持无标记的3D物体实时渲染，解决了传统AR系统计算能力不足的问题。
▸采用神经网络NoC架构，实现多核间高效、低延迟的数据传输，提升系统并行处理能力。
▸针对无标记AR场景，设计专用硬件加速单元，支持实时3D物体渲染与自然视频图像融合。
ISSCC 2012Session 5AI / ML
该论文提出了一种用于热电能量收集的40mV变压器复用自启动升压转换器，解决了微能量收集器在无存储能量情况下难以自启动的问题，并集成了最大功率点跟踪控制以提高效率。
▸提出变压器复用结构，利用同一变压器实现自启动和升压转换，无需额外启动电路。
▸实现40mV超低输入电压下的自启动能力，显著降低能量收集门槛。
ISSCC 2011Session 6AI / ML
该论文提出了一种用于电动汽车的集成分流电流传感器，基于微变压器实现6kV电气隔离，仅需低压侧单电源供电。传感器在0.1-100A宽电流范围内实现了±1.5%的非线性度。
▸采用集成微变压器实现高压隔离，简化了系统电源设计，仅需低压侧单电源供电。
▸在宽电流范围（0.1-100A）内实现±1.5%的高线性度，满足电动汽车电流检测需求。
ISSCC 2011Session 24AI / ML32nm SoC CMOS
该论文提出了一种采用屏蔽同心变压器的倒装芯片封装1.8V 28dBm AB类功率放大器，解决了32nm SoC CMOS工艺中低击穿电压、高衬底损耗和封装约束导致的线性高功率放大器实现难题。
▸提出屏蔽同心变压器结构，有效降低衬底损耗并提高功率合成效率
▸采用1.8V低电源电压实现28dBm高输出功率，克服了先进CMOS工艺的低击穿电压限制
ISSCC 2010Session 18AI / ML
该论文提出了一款345mW的异构众核处理器，集成了智能推理引擎，用于解决鲁棒目标识别中的高计算需求和背景杂波导致的误匹配问题。通过改进视觉注意力机制，提高了识别准确率。
▸提出了一种智能推理引擎，结合自底向上的视觉注意力机制，提高了目标识别的鲁棒性。
▸采用异构众核架构，在低功耗（345mW）下实现高计算性能。
ISSCC 2008Session 31AI / ML90nm CMOS
本文展示了一款全集成60GHz变压器耦合两级差分功率放大器，采用90nm数字CMOS工艺，实现单端输入输出。该设计利用变压器耦合替代传统大尺寸传输线，显著减小芯片面积并降低衬底损耗，在1V电源下达到+12.3dBm输出功率。
▸采用变压器耦合代替传统传输线，实现紧凑的毫米波功率放大器设计，减小芯片面积并降低损耗。
▸两级差分结构配合单端输入输出，在60GHz频段实现宽带高输出功率。
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