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该论文提出了一种基于eDRAM的存内计算（CIM）设计，通过可重构的嵌入式动态存储器阵列实现自适应数据转换器，旨在解决机器学习加速器中数据移动带来的内存墙瓶颈问题。该设计利用1T1C DRAM位单元进行模拟计算，结合混合信号外围电路，提高能效和计算精度。

本文提出了一种基于65nm 3T动态模拟RAM的内存计算宏与CNN加速器，通过保持增强和自适应模拟稀疏性技术，实现了44TOPS/W的系统能效，解决了高精度模拟内存计算中的稀疏性和保留问题。

该论文提出了一种基于可扩展内存计算的可编程神经网络推理加速器，通过可配置的内存计算单元（CIMU）和软件指令库，支持神经网络层的时间与空间映射，从而提升硬件利用率并降低状态复制开销。

提出了一款148nW的通用事件驱动智能唤醒芯片，用于AIoT设备，采用异步脉冲特征提取技术，解决了随机稀疏事件场景下的功耗瓶颈问题。

该论文提出了一种名为GANPU的多DNN训练处理器，用于生成对抗网络（GAN）的训练，通过推测性双稀疏性开发实现了135TFLOPS/W的高能效。它解决了GAN训练中计算密集和内存访问频繁的问题，显著提升了移动设备上GAN应用的性能。

该论文提出了一款名为STATICA的全数字退火处理器，集成了512个自旋和0.25M权重，采用近内存全自旋同时更新架构，旨在解决组合优化问题中的计算瓶颈。通过近似分段线性函数替代查找表，实现了轻量级自旋更新单元，提升了能效和速度。

该论文提出了一款在12nm工艺下实现的可编程卷积高效神经处理单元芯片，峰值性能达到825TOPS，旨在解决数据中心中卷积神经网络的高效计算需求。通过优化卷积运算的硬件架构和可编程性，实现了高吞吐量和能效比。

该论文提出了一款用于5G智能手机的双核深度学习加速器，采用7nm工艺，实现了3.4至13.3 TOPS/W的能效和3.6 TOPS的性能，旨在满足多种AI应用对实时性和能效的严苛要求。

该论文提出了一款1225通道的局部温度调节神经形态视网膜假体SoC，通过集成神经形态图像处理器和温度调节功能，解决了传统视网膜假体通道数受限、带宽瓶颈和高电源电压功耗问题。

本文实现了一款基于模拟ReRAM的存内计算芯片，通过全并行MAC计算单元和低压低功耗ADC设计，达到了78.4TOPS/W的能效，解决了传统架构的存储墙问题。

该论文提出了一种基于数字计算内存（Compute-In-Memory）自旋算子的可扩展退火处理器CIM-Spin，用于解决组合优化问题。通过利用Ising模型的收敛特性和量子隧穿效应，实现了在0.5V至1.2V宽电压范围内的有效退火计算。

该论文提出了一种用于个性化脑植入设备的神经形态无乘法器位串行权重存储器优化的1024树脑状态分类器与神经调节SoC，旨在实现高能效的脑状态实时分类以优化神经调控时机，解决癫痫发作前精准干预的问题。

该论文提出了一种15位正交数字功率放大器，采用基于变压器的复数域功率效率增强技术。解决了传统数字功率放大器在效率与分辨率之间的折衷问题，实现了高分辨率与高效率的融合。

该论文提出了一种24-30GHz瓦级宽带线性Doherty功率放大器，采用多初级分布式有源变压器功率合成技术，解决了5G毫米波用户设备中因天线阵列数量受限而需要高输出功率的问题。

该论文提出了一种全通用工艺的电流隔离器，用于栅极驱动器，实现了123mW功耗和23%的功率传输效率，并支持全三工通信，速率分别为21/14/0.5Mb/s。通过VCO同步和双延迟线解调技术，解决了变压器有限带宽导致的时序不确定性，避免了数据错误。

该论文提出了一种基于28nm 64Kb 6T SRAM的存内计算宏，支持8位乘加运算，用于AI边缘芯片。通过创新的电路设计，解决了传统架构中数据搬运带来的功耗和延迟瓶颈，实现了高效的多位MAC操作。

本文提出了一款基于22nm工艺的2Mb ReRAM存内计算宏，支持多比特乘累加（MAC）运算，实现了121-28TOPS/W的高能效，适用于微型AI边缘设备。解决了传统非易失性存内计算仅支持二进制输入/权重的问题，大幅提升了能效和延迟。

该论文提出了一种基于7nm FinFET CMOS工艺的计算存储融合（CIM）SRAM宏单元，用于机器学习应用。它解决了传统CIM方案中面积、噪声容限和权值精度的权衡问题，实现了高能效和高吞吐量。

本文提出了一款基于28nm工艺的64Kb存算一体宏，采用6T SRAM单元实现了双向转置多比特计算，同时支持推理和训练操作，旨在为AI边缘设备提供高能效和快速计算能力。

该论文提出了一种采用5nm EUV和高迁移率沟道FinFET技术的135Mb SRAM，通过金属耦合和电荷共享写辅助电路来降低最小工作电压（VMIN），解决了先进工艺下SRAM因随机阈值电压波动导致的低电压操作难题。

提出了一种基于65nm计算内存（CIM）的CNN处理器，通过动态稀疏性优化技术实现系统级能效提升。解决了先前CIM工作仅关注宏单元而缺乏系统集成和稀疏优化的问题，实现了2.9至35.8 TOPS/W的宽范围系统能效。

本文提出了一种激活相似性感知的卷积神经网络视频处理器，通过混合精度计算、帧间数据重用和混合位宽差分技术，显著降低了计算和存储功耗。在65nm工艺下实现了12.3mW功耗和24.7µJ/帧的效率，适用于自动驾驶和监控等视频应用。

本文提出了一款功耗仅510nW、电压0.41V的关键词唤醒芯片，采用串行FFT的MFCC特征提取和二值化深度可分离卷积神经网络，解决了传统KWS芯片功耗过高（>5µW）的问题，实现了超低功耗的始终在线语音接口。

本文作为ISSCC 2020的keynote配套论文，回顾了深度学习在计算机视觉、语音识别等领域取得的突破，并探讨了这些进展对计算机架构和芯片设计的启示，强调了硬件与软件协同设计的重要性。

本文提出LNPU，一种支持片上稀疏深度神经网络学习的处理器，通过细粒度混合精度FP8-FP16实现高能效。解决了边缘设备上本地DNN学习能效低的问题，达到了25.3TFLOPS/W的性能。

该论文提出了一种65nm工艺的神经形态处理器，通过直接尖峰学习方法实现片上学习，能量开销仅为7.5%，在分类任务中每次分类能耗为236.5nJ。解决了传统神经网络处理器在学习过程中计算和能耗过高的问题。

本文提出一种65nm工艺的统一神经网络处理器，通过块循环矩阵使能的转置域加速技术，支持CNN、FC、RNN三种网络，实现0.39-140.3 TOPS/W的宽能效范围和1-12b精度可配置，解决了异构架构面积效率低和能效低的问题。

该论文提出了一种用于移动深度强化学习的加速器芯片，通过可转置处理单元阵列和体验压缩技术，实现了高能效的实时推理和训练，解决了强化学习在自主系统中需要本地实时操作的问题。

本文提出了一款全视觉CNN-SLAM处理器，能够在80fps VGA分辨率下实现879GOPS的峰值性能，功耗仅243mW，支持6自由度轨迹估计和3D地图构建，解决了传统SLAM方法在资源受限平台上的实时性和能效瓶颈。

本文提出了一款用于高级驾驶辅助系统（ADAS）的多核SoC，集成了DNN加速器和图像信号处理器，实现了20.5TOPS的峰值性能和217.3GOPS/mm2的能效密度，并符合ISO26262功能安全标准。该SoC解决了ADAS系统中高性能、高能效与功能安全兼容的挑战。

该论文提出了一种在8nm旗舰移动SoC中集成的双核稀疏感知神经网络处理单元（NPU），采用蝶形结构集成1024个MAC单元，实现了11.5TOPS/W的高能效。通过稀疏性感知技术有效利用剪枝后的网络稀疏性，解决了移动平台上深度神经网络高性能与低功耗的矛盾。

本文提出了一种级联非对称分布式有源变压器（DAT）结构，用于解决60GHz毫米波CMOS功率放大器中因绕组间电容导致的阻抗变换不对称问题，实现了瓦特级峰值输出功率。

本文提出了一种用于802.11ac/ax WLAN的高线性高功率SiGe HBT功率放大器，采用紧凑的二次谐波短路四路变压器结构，解决了高功率下的线性度问题，并通过电热补偿技术提高了热稳定性。

该论文提出了一种宽带开关变压器数字功率放大器，旨在提升深度回退效率，解决现代无线通信中高峰均比和宽功率范围导致的低效率问题。通过采用数字式技术和变压器结构，实现了在12/18dB及以上回退水平下的高效率。

该论文提出了一种毫米级尺寸的蓝牙低功耗（BLE）发射器，通过协同设计的3.5×3.5mm²环形天线和变压器升压电源，在606µW超低功耗下实现了BLE标准兼容的无线通信。解决了毫米级无线传感器节点功耗高、天线尺寸大以及需要专有协议的问题。

本文提出了一种基于变压器的开关模式折叠DCO，可在0.1-0.2V超低电压下工作，通过主动降压阻抗技术显著改善相位噪声和FoM，在22nm FDSOI工艺中实现了197dBc/Hz的峰值FoM。

该论文提出了一种基于Twin-8T SRAM的计算内存宏单元，用于多比特卷积神经网络（CNN）的机器学习，通过将乘法累加操作融入SRAM阵列，显著提升了能效。

该论文提出了一种1Mb多比特ReRAM存内计算宏，用于基于CNN的AI边缘处理器。该宏实现了14.6ns的并行乘积累加计算时间，显著降低了边缘AI设备的延迟和能耗。解决了传统冯·诺依曼架构中数据搬移导致的性能瓶颈。

本文提出一种基于处理-内存（Processing-In-Memory）方法的多芯片可扩展退火处理器，实现了2×30k自旋（60k自旋）的规模，用于高效求解大规模组合优化问题。该处理器通过多芯片级联扩展自旋数量，并利用内存计算加速退火过程，从而解决NP-hard问题。

该论文提出了一款基于时间域计算的内存计算图ASIC芯片，用于解决单源最短路径问题。通过波前扩展和二维梯度控制，实现了高效的四邻域图处理，克服了传统顺序遍历算法的速度瓶颈。

该论文提出了一种使用全集成磁芯变压器的隔离功率传输系统，实现了超过1W的功率传输和52%的峰值效率，解决了隔离电源系统中尺寸和性能的挑战。

该论文提出一种采用14nm CMOS工艺的模块化混合低压差稳压器（LDO），通过动态钳位调谐技术实现了快速负载瞬态响应和可编程电源抑制比（PSRR），解决了复杂SoC中不同模块对供电电压快速稳定和噪声隔离的需求。

本文提出了一种混合异步二进制搜索和同步线性搜索的数字低压差稳压器（DLDO），针对物联网SoC的超低功耗和大动态负载范围需求，实现了745pA的静态电流、3.8×10^5的动态负载范围和99.99%的电流效率，以及2mV的输出电压纹波。

该论文提出了一种计算调节的数字低压差稳压器（LDO），通过自主运行时增益跟踪技术，实现了2.79个时钟周期的平均建立时间，解决了传统数字LDO因采样反馈和PVT裕度导致的瞬态响应慢的问题。

提出了一种全数字时域卷积神经网络（CNN）引擎，利用双向存储器延迟线实现低功耗乘积累加（MAC）操作，解决了边缘计算设备中CNN的能效瓶颈。

该论文提出了一种非易失性微控制器，集成了2.3位/单元的电阻式RAM，实现了4.7微秒的关断/唤醒时间，每周期能耗仅为43皮焦，解决了物联网等应用中低能耗和快速启动的关键问题。

该论文提出了一种基于SRAM的位串行计算内存架构，支持整数和浮点运算，用于可编程的向量加速。解决了传统模拟内存计算对PVT敏感且需要昂贵ADC/DAC转换的问题。

该论文提出了一种65nm工艺的混合数字-混合信号计算平台，用于加速基于模型和无模型的群体智能算法。通过混合信号处理与数字逻辑的协同设计，实现了1.1至9.1TOPS/W的能效范围，适用于群体机器人协同任务如模式形成和强化学习。

该论文提出了一种55nm工艺的时间域混合信号神经形态加速器，集成了随机突触和嵌入式强化学习，旨在实现智能体的连续学习能力。通过混合信号电路和随机突触机制，解决了传统数字加速器在强化学习任务中效率低下的问题。

本文提出一种基于65nm工艺的4Kb算法依赖的计算存储SRAM单元宏，实现了全并行乘积和运算，解决了深度神经网络中卷积和全连接层的计算瓶颈，同时降低功耗和硬件成本，适用于边缘AI设备。