ISSCC 2025Session 6Image Sensors
该论文提出了一种紧凑型10位源极驱动器IC，采用Δ-Σ脉冲宽度调制实现低压数字插值，解决了高分辨率显示中源极驱动器通道面积大、成本高的问题。
▸提出基于Δ-Σ脉冲宽度调制的数字插值方法，替代传统电阻串DAC，减小通道面积。
▸实现低压工作下的高精度10位转换，适用于高分辨率显示应用。
ISSCC 2024Session 9Data Converters
本文提出一种4阶噪声整形SAR ADC，采用动态放大器辅助级联积分器实现高阶噪声整形，在94.3dB SNDR下达到184dB FoMs，适用于音频IoT应用。该设计解决了高阶噪声传递函数、功率效率和PVT鲁棒性之间的权衡问题。
▸采用动态放大器辅助的级联积分器结构实现4阶噪声整形，提高噪声整形阶数同时保持低功耗。
▸利用误差反馈结构简化FIR滤波器实现，降低设计复杂度并提升鲁棒性。
ISSCC 2023Session 7AI / ML22nm
提出了一种基于Delta-Sigma调制技术的计算内存(∆ΣCIM)SRAM宏，利用输入特征的渐进变化特性，通过近零均值输出和LSB优先ADC实现低功耗高精度矩阵向量乘法，解决AI边缘设备中数据移动能耗大的问题。
▸首次将Delta-Sigma调制应用于计算内存架构，利用输入信号的时域冗余减少计算能耗。
▸采用近零均值输出和LSB优先ADC设计，在保持高精度的同时显著降低转换功耗。
ISSCC 2023Session 10Data Converters
该论文提出了一种基于量化预测展开的2阶增益误差整形与噪声整形流水线SAR ADC，通过预测第一级量化噪声并利用第二级输出进行误差整形，有效抑制了级间增益误差，实现了25MHz带宽和77.2dB SNDR的高性能。
▸提出量化预测展开技术，通过预测第一级量化噪声来减少增益误差整形中的截断误差。
▸实现2阶增益误差整形与噪声整形结合，显著提升ADC的带内信噪比和线性度。
ISSCC 2021Session 7Image Sensors
本文提出一种高速背照式堆叠CMOS图像传感器，采用列并行kT/C噪声消除采样保持和Delta-Sigma ADC，解决了高分辨率大画幅图像传感器中速度和噪声的挑战。适用于数字相机、安防和工业自动化等应用。
▸采用背照式堆叠结构，提高感光效率和集成度。
▸列并行kT/C噪声消除采样保持电路，有效降低复位噪声。
ISSCC 2021Session 28Medical & Bio
本文提出了一种可扩展的神经记录前端，用于完全浸入式神经探针，基于两步增量Delta-Sigma ADC架构，实现了高密度、低功耗的神经信号数字化，解决了传统探针在深脑区域记录时空间分辨率低和寄生效应大的问题。
▸提出两步增量Delta-Sigma ADC架构，在极小面积（0.00378mm²）下实现高分辨率神经信号记录。
▸采用完全浸入式探针设计，使电子器件集成于探针杆内，避免大基底，实现与探针等宽的基座，便于深脑植入。
ISSCC 2021Session 10Data Converters
提出一种12位600MS/s的流水线SAR与2倍交织增量Delta-Sigma混合架构ADC，采用源跟随器实现残差传输，解决了高速高精度转换中的时序与噪声问题。通过自适应速度控制时钟生成方案，结合同步与异步优点，利用背景频率校准产生固定占空比和持续时间的内时钟，确保DAC建立时间，提升了PVT鲁棒性。
▸提出自适应速度控制时钟生成方案，通过背景频率校准产生固定50%占空比和固定持续周期的内部操作时钟，兼顾同步与异步模式的优点，提高PVT稳定性。
▸采用源跟随器实现残差电压的高线性传输，降低功耗并简化残差放大器设计，适用于流水线SAR与增量Delta-Sigma的混合架构。
ISSCC 2021Session 10Data Converters
本论文提出一种带宽100MHz、SNDR 68dB的无调谐混合环路线性调制器（DSM），采用交错带通噪声整形SAR量化器。解决了传统连续时间DSM因RC时间常数漂移需要数字调谐、对DAC ISI和抖动敏感等问题，实现了宽带高动态范围且无需调谐。
▸提出混合环路DSM架构，结合连续时间和离散时间优点，避免RC时间常数漂移，无需数字调谐。
▸采用交错带通噪声整形SAR量化器，实现宽带（100MHz）高SNDR（68dB）的同时降低对DAC非理想性的敏感度。
ISSCC 2020Session 9Data Converters
该论文提出了一种4阶级联噪声整形SAR ADC，通过级联结构实现高阶噪声整形，无需复杂有源电路，解决了传统Sigma-Delta ADC依赖运放导致的工艺缩放困难和能效问题。该ADC在100kHz带宽内实现了88dB的SNDR，适用于音频和传感器等亚MHz带宽应用。
▸提出4阶级联噪声整形结构，实现高阶噪声整形的同时保持电路简洁和能效优势。
▸采用无源或简单有源积分器级联，避免传统高阶ΣΔ调制器中多运放的复杂性和功耗。
ISSCC 2020Session 9Data Convertersnull
该论文提出了一种用于音频应用的高能效连续时间ΔΣ调制器，通过在第一积分器中使用斩波负电阻和三电平FIR DAC，实现了134µW功耗、24kHz带宽和103.5dB动态范围，解决了传统CTDSM在低功耗下线性度和能效不足的问题。
▸提出斩波负电阻技术，补偿有源RC积分器的非理想性，提高线性度并降低功耗。
▸采用三电平FIR DAC，减少带内噪声和失真，进一步提升能效。
ISSCC 2020Session 16Data Converters
该论文提出了一种基于单相位域电平交叉和嵌入技术的噪声整形非均匀采样ADC，旨在解决传统连续时间ΔΣ调制器在高带宽需求下所需高采样率、高线性度及环路延迟补偿的挑战。通过非均匀采样和噪声整形技术，实现了40MHz带宽、76.2dB SNDR和78.0dB DR的卓越性能。
▸采用单相位域电平交叉方法实现非均匀采样，避免传统多比较器或复杂时钟方案，降低功耗和复杂度。
▸结合噪声整形技术与嵌入技术（如嵌入式量化器或反馈），在不增加过多过采样率的情况下提升有效分辨率和动态范围。
ISSCC 2020Session 10RF & Wireless
该论文提出了一种无SAW的直接数字射频调制器，采用三电平时间逼近滤波器和可重构双频带Delta-Sigma调制器，解决了5G多频段多标准应用中高带内动态范围和特定带外低噪声的需求。通过可调操作频带设计，实现了更优的实现权衡。
▸提出三电平时间逼近滤波器，有效抑制带外噪声并降低功耗。
▸采用可重构双频带Delta-Sigma调制器，支持多频段操作且无需SAW滤波器。
ISSCC 2019Session 20Data Converters
本文提出了一种采用7位线性化分段DAC和数字噪声耦合技术的连续时间ΔΣ调制器，在8倍过采样率下实现了25MHz带宽和79.4dB/74dB的DR/SNDR性能，解决了低OSR下保持高动态范围的难题。
▸使用7位线性化分段DAC降低非线性失真，支持低OSR下的高分辨率量化。
▸引入数字噪声耦合技术进一步抑制量化噪声，提升SNDR。
ISSCC 2019Session 10RF & Wireless
本文提出一种基于惠斯通电桥的温度传感器，采用FIR-DAC ADC替代传统连续时间ADC，在保持高能效的同时将面积和能效均提升2倍，实现了20fJ·K2的分辨率FoM。
▸使用FIR-DAC ADC架构替代传统连续时间ADC，显著减小传感器面积。
▸通过电路优化实现面积和能效同时提升2倍，优于现有技术。
ISSCC 2018Session 29Medical & Bio
本文提出了一种全浸入式深脑神经探针，采用模块化架构并在每个电极下方集成Delta-Sigma ADC，解决了高密度深脑记录中电子集成度受限的问题，实现了同时读取大量电极而无需大量互连。
▸在每个电极下方直接集成Delta-Sigma ADC，实现原位模数转换，减少信号路由和寄生效应。
▸采用模块化架构，允许灵活扩展电极数量并支持同时读取，克服了传统探针互连瓶颈。
ISSCC 2018Session 22Data Converters
该论文提出了一种16位12GS/s的单/双速率DAC，采用逐次带通Delta-Sigma调制器架构，实现了在DC至6GHz频率范围内低于-67dBc的三阶互调失真（IM3）。解决了灵活无线/有线发射机中需要高带内频谱纯度（SFDR和NSD）以及信号频带敏捷分配的问题。
▸提出了逐次带通Delta-Sigma调制器架构，实现单/双速率操作，扩展了DAC的灵活性和可用频率范围。
▸通过独特的调制器设计，在12GS/s高采样率下实现了优异的线性度（IM3<-67dBc），覆盖DC-6GHz带宽。
ISSCC 2018Session 15AI / ML
该论文提出了一种82-108GHz的ADPLL，采用分裂变压器和双路径开关电容梯级的DCO，实现了-181dB的FOMT。解决了W波段DCO因寄生效应导致的频率分辨率低和调谐范围有限的问题。
▸提出分裂变压器（split-transformer）结构，实现高Q值的可变电感，替代低Q的变容管进行精细调谐。
▸采用双路径开关电容梯级（dual-path switched-capacitor ladder），在保持高Q值的同时扩大调谐范围。
ISSCC 2018Session 15RF & Wireless
本文提出一种40nm CMOS的36.3-38.2GHz分数-N FMCW Chirp合成器PLL，采用连续时间带通ΔΣ调制器实现噪声整形，解决了毫米波全数字PLL中传统TDC性能受限的问题，达到-216dBc/Hz^2的低相位噪声。
▸采用连续时间带通ΔΣ调制器替代传统TDC，实现噪声整形，降低相位噪声。
▸实现36.3-38.2GHz分数-N FMCW Chirp合成，适用于汽车雷达等毫米波应用。
ISSCC 2017Session 5Analog Circuits
本文提出了一种具有共模采样和开关电容驱动能力的低噪声、低失调、低漂移电容增益放大器，解决了传统放大器在驱动开关电容ADC时性能受限的问题，实现了19nV/√Hz噪声、2μV失调和75μA功耗。
▸提出了一种结合放大器共模采样（CMS）和开关电容驱动能力的电容增益放大器（CGA）架构，兼容多种传统开关电容ADC输入。
▸利用电容增益网络的高线性、无静态功耗和低噪声特性，实现了极低的噪声（19nV/√Hz）、失调（2μV）和功耗（75μA），同时具有低漂移性能。
ISSCC 2017Session 28Data Converters
该论文提出了一种采用6位双噪声整形量化器的连续时间ΔΣ调制器，通过结合VCO基量化器和噪声整形积分量化器的优点，在11.4mW功耗下实现了80.4dB SNDR和15MHz带宽，解决了传统量化器在速度和线性度之间的折中问题。
▸提出一种6位双噪声整形量化器，同时利用VCO基量化器的高速特性和NSIQ的高线性度。
▸在连续时间ΔΣ调制器中实现双噪声整形，有效提高量化噪声抑制阶数。
ISSCC 2017Session 28Data Converters
该论文提出了一种基于动态放大器实现的FIR-IIR滤波器的噪声整形SAR ADC，在5MHz带宽内实现了79.7dB SNDR，功耗仅0.46mW，解决了传统SAR ADC受限于比较器噪声以及ΔΣ调制器需要大体积运放的问题。
▸采用动态放大器实现FIR-IIR滤波器，避免了传统运放的使用，显著降低面积和功耗。
▸将噪声整形技术与SAR ADC结合，在保持高能效的同时提升了分辨率。
ISSCC 2017Session 27Medical & Bio28nm UT
本文提出了一种像素间距匹配的超声接收器，用于3D光声成像，通过集成Delta-Sigma波束形成器在CMOS衬底上实现密集信号处理，解决了传统2D换能器阵列高通道数导致的电缆接口瓶颈问题。该设计实现了片上数据压缩，减少了数据输出量。
▸提出像素间距匹配的接收器架构，实现与2D换能器阵列的紧密集成，支持高密度信号调理。
▸集成Delta-Sigma波束形成器，在模拟域完成波束形成和数据压缩，降低片外数据传输带宽。
ISSCC 2017Session 15Other
本文报道了一种在柔性聚酰亚胺衬底上使用非晶铟镓锌氧化物(a-IGZO)薄膜晶体管实现的异步Delta-Sigma调制器(ADSM)。该调制器在300Hz带宽和3.4kHz采样率下，实现了43dB的信噪比(SNR)和40dB的信噪失真比(SNDR)，展示了氧化物半导体在柔性电子产品中的应用潜力。
▸首次在柔性箔片上实现基于a-IGZO TFT的异步Delta-Sigma调制器，克服了氧化物半导体迁移率较低和阈值电压漂移等挑战。
▸采用异步脉冲宽度调制(PWM)架构，无需时钟，降低了电路复杂度并适合柔性衬底的低速特性。
ISSCC 2014Session 29Data Converters
这篇论文提出了一种嵌入二阶有源滤波器和可变增益放大器（VGA）的连续时间ΔΣ ADC，解决了传统CTDSM中信号传输函数（STF）形状不可独立控制导致难以处理带外干扰的问题。该设计在2MHz带宽内实现了82dB的动态范围，功耗仅为5mW。
▸提出将二阶有源滤波器和VGA嵌入到连续时间ΔΣ调制器中，实现STF的独立控制，有效抑制带外干扰。
▸在不增加额外滤波级的情况下，通过在调制器内部集成滤波和增益控制，降低了系统功耗并提高了动态范围。
ISSCC 2014Session 28Wireless40nm CMOS
该论文提出了一种工作在0.7-2.7GHz频段的直接ΔΣ接收机，采用40nm CMOS工艺实现，旨在将ADC靠近天线以简化射频前端。它解决了可编程射频接收机对宽调谐范围、低噪声、高阻塞容忍度和低功耗的需求。
▸采用直接ΔΣ调制架构，将模数转换器靠近天线，实现可编程的射频前端。
▸在0.7-2.7GHz宽带范围内实现可调谐，同时保持低噪声和阻塞容忍能力。
ISSCC 2012Session 8Data Converters45nm CMOS
本文提出一种在45nm CMOS工艺中时钟频率为6GHz的1比特三阶连续时间ΔΣ调制器，通过最小化过量环路延迟（ELD）的电路技术和补偿方案，实现了20mW功耗下61dB SNDR、60MHz带宽的性能，解决了高速调制器中ELD导致的稳定性问题。
▸提出最小化过量环路延迟（ELD）的电路技术，包括优化比较器延迟和反馈DAC延迟。
▸提出针对1时钟周期ELD的补偿方案，确保调制器在6GHz时钟下的稳定性。
ISSCC 2012Session 8Data Converters65nm CMOS
该论文提出了一种基于残差消除VCO量化器的连续时间ΔΣ模数转换器，解决了VCO非线性导致的失真问题，实现了16mW功耗下78dB SNDR和10MHz带宽。
▸采用残差消除技术补偿VCO的非线性电压-频率转换特性，显著提升线性度。
▸将VCO量化器嵌入ΔΣ环路中，利用噪声整形和残差消除实现高精度。
ISSCC 2012Session 20RF & Wireless
本文提出了一种低噪声级联分数N锁相环，通过使用参考注入的整数N锁相环产生800MHz低噪声参考，结合Delta-Sigma调制器，实现了-240.3dB的FOM、255fsrms的积分抖动和-53.9dBc的最差分数杂散，功耗仅14.2mW，工作在2.55-3GHz。解决了传统分数N锁相环相位噪声性能差的问题。
▸采用级联结构：第一级为整数N数字Bang-Bang锁相环，倍频50MHz参考生成800MHz低噪声参考，作为第二级分数N锁相环的参考输入，降低了分数N锁相环的相位噪声。
▸利用800MHz Delta-Sigma调制器实现分数分频，同时通过参考注入技术抑制量化噪声，提升了整体抖动性能。
ISSCC 2011Session 27Data Converters
本文提出了一种采用噪声整形双向单斜率量化器的三阶离散时间ΔΣ调制器。该结构结合了时间域量化和噪声整形技术，克服了VCO量化器的非线性问题以及传统时间域量化缺乏噪声整形的缺陷。
▸提出了一种噪声整形双向单斜率量化器，实现时间域量化与噪声整形的结合。
▸该量化器避免了VCO量化器的非线性行为，同时提供了额外的噪声整形，提升了调制器的能效和线性度。
ISSCC 2010Session 16Data Converters65nm LP CMOS
提出了一种主要由数字电路构成的连续时间ΔΣ调制器，消除了传统模拟积分器、反馈DAC等组件，且不需要低抖动时钟。在65nm LP CMOS工艺中实现了与先前ΔΣ调制器相当的性能，但面积显著减小。
▸提出了一种大部分由数字电路构成的连续时间ΔΣ调制器架构，避免使用模拟积分器、反馈DAC、比较器和参考电压。
▸性能主要取决于数字电路速度，无需低抖动时钟，特别适用于高速数字工艺。